树形架构破解FPGA扇出瓶颈

通过构建基于 AXI Stream 协议的树形数据流切换架构（包含 N 选 1 仲裁器和 1 分 N 分发器），利用多级流水线寄存器打拍技术，将原本集中式的大扇出（Fanout）信号分解为多层级的小扇出网络，从而显著降低布线拥塞并提升 FPGA 最高工作频率。

核心原理与优势分析

树形结构通过将大规模的多路选择或分发任务分解为多个小规模的子任务（如 2 选 1 或 N 选 1），并在每一级逻辑之间插入寄存器（Pipeline Registers），实现了物理层面的信号隔离与时序优化。

优化维度	传统扁平化设计痛点	树形结构 + 寄存器打拍方案优势
扇出 (Fanout)	单个控制信号需驱动大量负载，导致布线延迟大，成为时序瓶颈。	将大扇出拆解为多级小扇出，每级仅驱动少量下级模块，大幅降低单节点负载。
工作频率	长组合逻辑路径和高压摆率限制导致 $F_{max}$ 难以提升。	寄存器打拍切断了长组合逻辑链，将关键路径限制在局部小树节点内，显著提升 $F_{max}$ 。
地址/通道管理	业务模块需自行维护复杂的地址映射和路由逻辑。	切换模块自动根据控制位（CTL）重写通道 ID，业务模块无需感知路由细节。
扩展性	增加输入/输出端口需重新设计整个多路选择器。	支持参数化递归实例化，可灵活构建任意规模（ $N$ 路）的树形网络。

关键技术实现：N 选 1 仲裁器 (Tree Arbiter)

该模块采用递归生成（Generate-Recursion）方式构建。当输入端口数大于基数（如 $N=2$ ）时，先并行实例化多个底层仲裁器，再将它们的输出作为输入传递给上一级仲裁器，形成树状拓扑。关键步骤包含通道 ID 的自动注入与流水线寄存。

systemverilog 复制代码

// 树形 N 选 1 AXI Stream 仲裁器
// 功能：将 NUM_IN 路输入汇聚为 1 路输出，通过树形结构降低扇出
module tree_packet_arb_n_to_1 # (
  parameter DAT_BYTS = 8,
  parameter DAT_BITS = DAT_BYTS*8,
  parameter CTL_BITS = 8,
  parameter NUM_IN = 8,          // 总输入路数
 parameter LOG2_NUM_IN = NUM_IN == 1 ? 1 : $clog2(NUM_IN),
  parameter OVR_WRT_BIT = CTL_BITS - LOG2_NUM_IN, // 控制位中用于覆盖通道 ID 的起始位
  parameter N = 2,               // 树的分支因子 (如 2 叉树)
  parameter MAX = NUM_IN         // 最大路数常量
) (
  input i_clk, i_rst,
  if_axi_stream.sink   i_n_axi [NUM_IN-1:0], // 多路输入接口
 if_axi_stream.source o_axi                // 单路输出接口
);

localparam MOD_BITS = $clog2(DAT_BYTS);
localparam NUM_IN_GRP = (NUM_IN+N-1)/N; // 计算本级需要的子模块数量

generate
  genvar g, h;
  
  // 定义内部互联接口
  if_axi_stream #(.DAT_BYTS(DAT_BYTS), .DAT_BITS(DAT_BITS), .CTL_BITS(CTL_BITS)) o_axi_int [NUM_IN_GRP-1:0] (i_clk);
    
  for (g = 0; g < NUM_IN_GRP; g++) begin: GEN_TREE_LEVEL
    // 计算当前组实际有效的输入数量 localparam NUM_IN_INT = (g+1)*N <= NUM_IN ? N : (NUM_IN % N);
    
    if_axi_stream #(.DAT_BYTS(DAT_BYTS), .DAT_BITS(DAT_BITS), .CTL_BITS(CTL_BITS)) i_axi_int [NUM_IN_INT-1:0] (i_clk);
    
    // 1. 输入连接与通道 ID 注入
    for (h = 0; h < NUM_IN_INT; h++) begin
      always_comb begin // 复制数据流信号
        i_axi_int[h].copy_if_comb(i_n_axi[g*N + h].dat, i_n_axi[g*N + h].val, i_n_axi[g*N + h].sop, 
                                  i_n_axi[g*N + h].eop, i_n_axi[g*N + h].err, i_n_axi[g*N + h].mod, 
                                  i_n_axi[g*N + h].ctl);
        // 反压传递
 i_n_axi[g*N + h].rdy = i_axi_int[h].rdy;
        
        // 关键优化：在入口处自动重写控制位，标记数据来源通道 ID
        if (MAX == NUM_IN)
          i_axi_int[h].ctl[OVR_WRT_BIT +: LOG2_NUM_IN] = g*N + h;
      end
    end
    
    // 2. 实例化底层仲裁器 (带流水线寄存器 PIPELINE=1)
    packet_arb_bp # (
      .DAT_BYTS     ( DAT_BYTS    ),
      .DAT_BITS     ( DAT_BITS    ),
      .CTL_BITS     ( CTL_BITS    ),
      .NUM_IN       ( NUM_IN_INT  ),
      .OVR_WRT_BIT  ( OVR_WRT_BIT ),
      .PIPELINE     ( 1           ), // 启用寄存器打拍，切断组合逻辑，提高频率
      .PRIORITY_IN  ( 0           ),
      .OVERRIDE_CTL ( 0           )
    )
    packet_arb_bp_inst (
      .i_clk ( i_clk ), 
      .i_rst ( i_rst ),
      .i_axi ( i_axi_int    ), 
      .o_axi ( o_axi_int[g] )
    );
  end
    
  // 3. 递归构建上层树或输出最终结果
  if (NUM_IN_GRP > 1) begin
    // 若子模块输出多于 1 路，递归调用自身构建上一级树
    tree_packet_arb_n_to_1 # (
      .DAT_BYTS     ( DAT_BYTS    ),
      .DAT_BITS     ( DAT_BITS    ),
      .CTL_BITS     ( CTL_BITS    ),
      .NUM_IN       ( NUM_IN_GRP  ),
      .OVR_WRT_BIT  ( OVR_WRT_BIT ),
      .N            ( N           ),
      .MAX          ( MAX         )
    ) 
    tree_upper_level (
      .i_clk ( i_clk ), 
      .i_rst ( i_rst ),
      .i_n_axi ( o_axi_int ), 
      .o_axi ( o_axi )
    );
  end else begin
    // 若仅剩一路，直接连通
    always_comb begin
      o_axi.copy_if_comb(o_axi_int[0].dat, o_axi_int[0].val, o_axi_int[0].sop, o_axi_int[0].eop, 
                         o_axi_int[0].err, o_axi_int[0].mod, o_axi_int[0].ctl);
      o_axi_int[0].rdy = o_axi.rdy;
    end
  end
    
endgenerate

endmodule

关键技术实现：1 分 N 分发器 (Tree Distributor)

分发器同样采用树形结构，依据数据包控制位（CTL）中的通道 ID 将数据路由至指定输出端口。通过在树的中继节点插入流水线寄存器（pipeline_bp_if），确保高速时钟下信号能稳定传输至叶子节点。