系列文章 · 第10篇
第9篇的结尾留下了一条判断：CoWoS-L 用 LSI（局部硅互连）替代整片硅中介层，把"局部高密度、全局低成本"确立为 2.5D 封装在面积扩张压力下的结构策略。但 CoWoS-L 仍然保留了一个中间层：LSI 被嵌入在一片独立的 RDL 中介层中，这片"RDL + 硅桥"的复合结构先在圆形晶圆上制造，再贴合到下方的有机基板上，包含两次独立的组装与贴装步骤。
英特尔的 EMIB 走了一条更"克制"的路。它不做独立的 RDL 中介层，而是把一小块硅桥直接嵌入有机基板内部的腔体中，芯片直接坐在有机基板上，通过埋入的桥完成高密度互连，整个连接过程只需要一次贴装。这个结构差异看起来只是"少了一层"，但它带来的后果远不止一层------它把高密度互连的制造责任从"晶圆级的 RDL 工艺"转移到了"基板级的腔体加工与嵌入工艺"上，从而在成本和可扩展性上打开了一个 CoWoS-L 无法完全覆盖的区间，同时也把一组全新的工程难题推到了基板供应商面前。
结构哲学的对位：单次连接 vs. 两次组装
要理解 EMIB 与 CoWoS-L 的分野，最有效的切面不是"谁的中介层更小"，而是信号和芯片与基板之间发生了几次物理连接。
CoWoS-L 的结构可以概括为"中介层夹层"：LSI 桥嵌入 RDL 中介层，中介层再贴合到有机基板，芯片最后键合到中介层上。这条链上存在两个独立的贴合界面------RDL 复合体与基板之间、芯片与 RDL 复合体之间。每一个界面都带来一次对准、一次热机械匹配、一次良率损失的机会。
EMIB 的结构是"无中间层"：芯片直接贴合在有机基板上，硅桥埋在基板内部，位于芯片边缘的下方。高密度微凸点只布置在芯片与桥相接的边缘区域，桥本身承担 die-to-die 的短距离高密度信号传输，其余区域由有机基板的常规布线完成。从物理连接的角度看，芯片只经历了一次贴装，桥的互连发生在这次贴装之内，而不是在此之前由另一道工序完成。
这个"单次连接"与"两次组装"的差异，是 EMIB 成本优势的结构性根源。CoWoS-L 的 RDL 中介层需要在圆形晶圆上制造，占用晶圆产能，且中介层面积越大、良率损失越显著。EMIB 的桥是晶圆上的小片，可以在晶圆上密集排列、几乎无浪费，而去除大面积 RDL 中介层之后，封装面积的扩展不再受制于中介层的晶圆级制造瓶颈。TrendForce 的数据显示，EMIB-M 已可提供 6 倍光罩尺寸，预计 2026--2027 年达到 8--12 倍；而 CoWoS-S 停留在 3.3 倍，CoWoS-L 目前约 3.5 倍、2027 年目标 9 倍。成本侧的差距同样明确：CoWoS 单颗封装成本约 900--1000 美元，EMIB 仅数百美元，低 30%--50%；EMIB-T 的成本据称仅为 CoWoS 的大约一半。
EMIB-T：把桥从"信号通道"升级为"供电与信号的立体通道"
标准 EMIB 的硅桥不包含 TSV。它的功能是纯粹的横向信号互连：die 到桥到 die，高密度布线在桥的表面完成，供电则必须绕过桥，走基板的常规路径。这种"悬臂式"供电路径在桥的数量和电流需求上升时，会带来电压降和供电密度的限制。
EMIB-T 的核心变化是在硅桥中直接形成 TSV，让电力和高速信号可以从封装底部垂直穿过桥，直达上方的处理器或存储器。这个改动的工程意义可以分两层来读。
第一层是供电。TSV 提供了一条从基板底部到 die 的低电阻垂直路径，电源传输电阻降低 30% 以上，能够支撑 HBM4 等高带宽存储器对电流密度的需求。桥从"只负责信号"变成了"信号与供电同时通过"，供电路径不再需要绕行，供电密度不再被桥的横向布线资源所限制。
第二层是3D 堆叠的可行性。垂直穿过桥的 TSV 使 EMIB-T 可以与 Foveros 等 3D 堆叠技术组合，在桥的上方直接叠放 die 或存储器，而不仅仅是在同一平面内并排放置。这意味着桥接路线从 2.5D 的横向互连，向 2.5D + 3D 的混合集成延伸了一步。EMIB-T 公布的凸点间距为 35 μm、25 μm 在开发中，支持 UCIe-A 协议 32 Gb/s 以上的传输速率，能效 0.25 pJ/bit。
路线图方面，2026 年 EMIB-T 目标实现约 120 mm × 120 mm 封装并支持最多 12 颗 HBM 堆叠；2028 年封装尺寸扩展至 120 mm × 180 mm，可支持超过 24 颗 HBM 堆叠。封装总良率已接近 90%，英特尔预计 2027 年开始批量提供 EMIB-T 封装方案。
桥接路线的工程代价：基板腔体、CTE 失配与 NCF 气泡
EMIB 把高密度互连的责任从晶圆级 RDL 转移到了基板级腔体加工，代价也随之转移。第7篇讨论桥接时已经指出，桥的嵌入对基板腔体精度有很高要求。EMIB-T 的实践把这个要求推到了更严苛的尺度，也暴露了三条具体的工程瓶颈。
基板腔体的加工精度是第一条。硅桥必须被精确地放置在有机基板的腔体中，腔体的尺寸和位置公差直接影响桥与上方 die 的对准。传统 EMIB 的腔体形成通常依赖激光钻孔，这是一个耗时且昂贵的过程。光刻法形成腔体的方案被提出来改善公差，目标是将腔体公差控制在 ±3 μm 量级，同时减少铜焊盘分层。但腔体加工的难度会随着凸点间距的缩小而上升：桥上的微凸点越密，桥与 die 的对准窗口越窄，腔体精度必须同步收紧。
CTE 失配 是第二条，也是最根本的一条。硅的 CTE 约 3 ppm/°C，ABF 有机基板与之存在巨大落差。在基板经历多次高温工艺步骤时，硅桥和基板以不同的速率膨胀和收缩，桥在腔体中维持精确对位变得极其困难。这个问题的本质与第3篇讨论的基板翘曲、第9篇讨论的中介层边缘应力同源：两种 CTE 差异显著的材料被放在同一个温度循环中，界面附近的相对位移必须由某种结构来吸收，而桥的嵌入结构没有给这个吸收留下太多空间。EMIB 的设计在一定程度上缓解了全局失配------硅在封装中的面积占比远低于全尺寸中介层，热堆积减少，散热效率据称比 CoWoS 提升 20%。但局部界面处的应力集中并没有消失，只是从一个大界面分散到了多个小界面。
NCF 气泡是第三条，也是 EMIB-T 引入 TSV 之后新出现的材料问题。硅桥底部的 TSV 下方新增了一层非导电膜（NCF），用于键合和绝缘。在键合过程中，NCF 容易包裹气泡，削弱粘附力，进而影响封装的长期可靠性。这是一个典型的"工艺引入型"失效路径：TSV 本身在电学上是正确的，但为了把 TSV 集成进桥而引入的辅助材料，在界面处制造了新的缺陷来源。
这三条瓶颈的共同后果，直接体现在基板良率上。EMIB-T 的封装总良率已接近 90%，但基板良率是拖累大规模量产的最后障碍。2026 年第二季度 EMIB 基板良率约 30%，第三季度提升至约 45%，供应链目标是 2026 年第四季度达到 50%、2027 年第一季度达到 60%。基板供应商 Ibiden、Shinko、Unimicron 已经为英特尔量产 EMIB 基板七到八年，先发经验构成了新进入者的门槛，但即便如此，良率爬坡的速度仍然决定了 EMIB-T 从技术验证走向批量交付的节奏。
成本与产能：桥接路线真正的竞争武器
如果只看互连密度的上限，EMIB 并不试图在每一个指标上超越 CoWoS-L。EMIB 的桥是局部的，它可以为少数几对 die 提供接近中介层水平的互连，但它的设计逻辑不是"在整个封装面积上均匀铺开最高密度"。真正让 EMIB 在 2025--2026 年的竞争格局中变得不可忽视的，是成本与产能这两个在 AI 算力扩张中最稀缺的资源。
成本侧，EMIB 比 CoWoS 低 30%--50%，EMIB-T 的成本约为 CoWoS 的一半，这个差距在 AI 加速器封装成本已经占到制造成本 17%--23% 的背景下，足以改变客户的封装选择。产能侧，CoWoS 的交付约束在 2026 年仍然严峻：订单排至 2027 年，部分客户交付周期拉长至 12 个月以上，英伟达一家占据超过 60% 的产能。这种供给集中度迫使谷歌、Meta、联发科等客户寻找第二来源。谷歌计划在 2027 年的 TPU 中试用 EMIB，Meta 开始评估 MTIA 产品，联发科则采取了 CoWoS 与 EMIB-T 并行的双封装策略。台积电自己也在开发"准 EMIB"方案，被外界解读为对 EMIB 结构效率的承认。
这些动态指向一个判断：EMIB 的竞争力不在于"取代 CoWoS-L 在顶级 GPU 上的位置"，而在于承接那些对极致带宽需求没有那么极端、但对成本和供应安全高度敏感的 AI ASIC 和定制化芯片。CSP 自研 ASIC 的封装需求，恰好落在这个区间。
桥接路线的边界，与通向第11篇的过渡
EMIB 和 CoWoS-L 共享同一个结构哲学：高密度互连不必是全局的，它可以被局部化。但两者在"局部化的载体"上做出了不同选择：CoWoS-L 把 LSI 嵌入 RDL 中介层，用晶圆级工艺保证互连精度；EMIB 把硅桥嵌入有机基板，用基板级工艺换取更低的成本和更大的面积可扩展性。这个选择没有绝对的优劣，它取决于目标应用在密度、面积、成本和产能之间的权重分配。
桥接路线的边界也由此清晰。当封装内需要连接的 die 数量不多、高密度互连集中在少数几对 die 之间、且客户愿意接受基板良率仍在爬坡的现实时，EMIB 提供了一条比 CoWoS-L 更经济的路径。当互连密度需求是全局均匀的、或者需要最高带宽的 HBM 接口在每一个 die 边界上都以亚微米节距工作，全硅中介层或 CoWoS-L 的 RDL + LSI 混合结构仍然是更合适的选择。
但桥接和中介层的讨论都指向同一个更上游的问题：Chiplet 的分区策略、die-to-die 接口协议和封装结构，是否可以在架构阶段就联合优化，而不是在设计完成后再选择一种封装来"适配"。下一篇将讨论 Chiplet 与中介层的共同设计------UCIe 对封装物理层的要求、多 die 同时工作时的热耦合，以及已知合格 die 策略如何影响最终封装良率。桥接路线的经验在这里会变得关键：EMIB 的"局部高密度"之所以成立，前提是设计者清楚地知道哪些 die 对需要桥、哪些可以走基板；而这个"知道"，只能在架构阶段做出，不能在封装阶段补救。