AI芯片的性能瓶颈，正在从计算单元转向存储与计算之间的数据通路。GPU单卡晶体管规模持续扩大，矩阵运算的理论峰值不断提高，但大模型在推理阶段需要反复读取的键值缓存，其规模随上下文长度同步增长，数据能否及时供给，决定了计算单元的实际利用率。高带宽存储器HBM作为距离GPU最近的存储层级，其架构调整因此成为AI基础设施演进中最受关注的环节之一。
最近几个月，三家主要存储厂商相继给出下一代HBM的技术方向。SK海力士推进iHBM，在封装内部集成冷却元件；美光公布vHBM，将HBM垂直堆叠到处理器上方；三星在更早的FMS上展示zHBM概念模型，同样采用HBM在上、逻辑芯片在下的堆叠结构。三个名称指向同一趋势，即HBM与逻辑芯片的集成从二维平面走向三维，但三者切入的先后次序和工程重点并不相同。详细分析这些差异，有助于理解下一代AI芯片在封装、互连和散热上的真实约束。
一、HBM的基本结构与2.5D集成的边界
HBM是一种通过硅通孔TSV将多层DRAM芯片垂直堆叠的存储器。以当前量产的HBM4为例，单颗堆叠可集成12层或16层DRAM，底部为一颗基础逻辑芯片，负责数据中转与接口控制。多个DRAM层通过数千个TSV在垂直方向连接，再经由底部凸点与外部通信。HBM4的存储总线宽度达到2048位，远高于消费级显卡使用的GDDR存储器，这也是其能够提供TB每秒级带宽的结构基础。
在AI芯片封装中，HBM并不直接与GPU封装在一起，而是通过一块硅中介层与GPU并排布置。硅中介层内部刻有精细的重布线，将GPU与HBM的接口对应连接。这种GPU与HBM同处一块中介层、彼此相邻的方案，称为2.5D集成。HBM发展至今，单颗堆叠的带宽从初代的约128GB每秒提升到HBM4的2.8TB每秒以上，十余年间增长约22倍，迭代速度在存储产品中少见。
图1：HBM 与 GPU 在硅中介层上的 2.5D 结构
2.5D集成在支撑这一增长的同时，也逐渐接近自身的物理边界。首先是面积。硅中介层的尺寸受光刻机掩膜版尺寸限制，单块中介层能够容纳的HBM数量有限，扩大HBM数量需要拼接更大尺寸的中介层，制造难度和成本随之上升。其次是距离。HBM布置在GPU旁侧，数据需要沿中介层水平传输，HBM数量越多，距离越远的颗粒，其信号路径越长，功耗与时延都受影响。第三是互连密度。随着HBM接口速率提升，凸点间距不断缩小，传统微凸点在间距缩至10微米附近时会出现可靠性问题，难以继续承载更高密度的互连。
这三项约束使得下一代HBM技术指向同一个调整方向，即改变HBM与GPU的相对位置，让存储更靠近计算，甚至直接堆叠在计算芯片之上。三维集成由此进入主要存储厂商的产品路线。
二、SK海力士iHBM：从散热最集中的接口区域切入
理解SK海力士的iHBM，需要先明确它解决的首要问题。iHBM的全称为Integrated HBM，其核心并不是把HBM堆叠到GPU上方，而是在HBM封装内部、HBM与AI芯片对接的D2D PHY区域，嵌入一体化冷却元件ICE。
D2D PHY是HBM基础芯片与AI芯片之间实现超高速数据传输的物理接口。随着HBM速率提升和堆叠层数增加，这一区域的功率密度显著上升，成为整个封装中热量最集中的位置。传统HBM的散热依赖热量经由DRAM核心芯片逐层向上、再向外部传导，属于间接路径，接口区域的热量难以及时排出。
ICE采用绝缘且导热性高的硅基材料，在D2D PHY区域构建一条专用的散热通道，将热量直接导向封装外部。按照SK海力士公布的数据，这一结构可使相关区域的热阻降低30%以上，从而保证产品在高温和高负载下的稳定运行。iHBM沿用经过量产验证的MR-MUF晶圆级封装工艺，与客户现有的系统级封装环境兼容，导入时不需要大幅改动设计。SK海力士计划将iHBM技术应用于HBM5等后续产品。
可以看出，SK海力士的选择是在现有2.5D布局和成熟堆叠工艺的基础上，优先处理散热这一已经显性化的瓶颈。这种做法的工程确定性较高，因为它不改变HBM与GPU的相对位置，也不引入新的键合方式，客户导入门槛低。它承认了一个事实，即HBM继续堆叠和提速，散热问题会先于互连密度成为限制因素。
图2：SK海力士 iHBM 冷却元件 ICE
三、美光vHBM：把HBM直接堆叠到处理器上方
美光在10月下旬的技术网络研讨会上给出的方向更为直接。vHBM即vertical HBM，其结构是将HBM垂直堆叠在GPU正上方，而非布置在旁侧。美光同时开发用于精密键合的混合键合技术，以实现存储与处理器之间的直接连接。
这一结构的逻辑在于缩短数据传输路径。HBM位于GPU上方后，数据沿垂直方向传输，不再需要经过硅中介层水平绕行，单位距离的传输时延和功耗都随之下降，单位面积能够布置的互连数量也大幅增加。美光在同一研讨会上还提出了vEIM，即垂直嵌入式智能存储，作为与特定客户协同设计的新型存储架构。
与vHBM一同公布的是美光的长期产品路线。按照其规划，HBM4于2026年量产，HBM4E于2027年，HBM5于2028年，HBM5E于2029年，HBM6于2030年，保持每年一代的节奏。这一节奏是美光的商业承诺，与JEDEC标准组织历史上约三年一代的规范节奏并不完全相同。当前量产的HBM4，12层36GB版本单引脚速率超过11Gbps，单堆叠带宽超过2.8TB每秒，能效较上一代提升20%以上，16层48GB版本已向客户送样。
美光同时强调，从HBM4E开始，产品将呈现标准规范加客户定制的结构。JEDEC标准定义的规格成为性能下限，面向大客户的定制设计成为高端存储的主要形态。这意味着HBM正在从标准化产品转向存储厂商与芯片厂商协同定义的定制产品，vHBM正是这种协同设计在架构上的体现。
四、三星zHBM：基于IDM能力的垂直堆叠方案
三星的zHBM在2026年FMS上以概念模型形式首次展示，时间早于美光vHBM的公开表述。zHBM同样将HBM垂直堆叠在AI加速器上方，采用三星的混合铜键合技术HCB实现精密连接。
按照三星公布的目标，搭载zHBM的下一代接口系统，其性能约为HBM5的8倍，存储密度超过HBM5的10倍，能效提升至3倍，热阻降低一半以上。zHBM还支持客户定制，允许在存储与AI加速器之间的层中集成定制IP，用于扩展存储容量或增强加速器能力。
三星在同一场合还展示了面向边缘AI的zNAND-O，以及采用晶圆键合、层数超过400层的V10 BV-NAND，后者存储密度较上一代提升约58%。这些产品共同构成三星在存储三维化上的完整布局。
三星推进zHBM的基础在于其IDM属性。三星是同时具备存储设计、晶圆代工和先进封装能力的厂商，zHBM所需的存储芯片制造、逻辑芯片代工和键合封装可以在同一体系内完成。这种垂直整合能力使其能够在概念阶段就给出较高的性能目标，但概念模型到量产之间仍需跨越良率和散热的工程环节。
五、混合键合：三维集成的工艺前提
无论是美光vHBM还是三星zHBM，都依赖混合键合这一共同工艺。混合键合与传统封装使用微凸点的连接方式有本质区别，它同时实现芯片表面氧化层之间的介质键合，以及铜焊盘之间的金属直接键合，整个过程不需要微凸点、底填胶和焊料。
混合键合的工艺流程大致分为几步。首先对两个晶圆表面进行化学机械抛光，使铜焊盘与介质层处于同一平面并控制表面粗糙度。随后通过等离子体活化，在介质表面形成活性位点。两片晶圆在键合设备中精密对准并贴合，介质层依靠范德华力先行结合。最后经过退火处理，铜在受热后膨胀并完成金属熔合，形成稳定的电连接。
混合键合带来的互连密度提升是数量级的。其键合间距可以缩小到几微米，对准精度要求达到100纳米以内，先进节点需要50纳米甚至更高，凸点密度较2.5D方案高出约三个数量级，连接性能较微凸点提升约1000倍。这正是HBM能够堆叠到逻辑芯片上方、并实现海量垂直互连的工艺基础。
需要指出的是，混合键合在HBM上的应用节奏，行业内仍存在分歧。SK海力士在Hot Chips 2026上曾表示，混合键合难以满足HBM4E的需求，意味着其在混合键合的量产时点上持相对谨慎的判断。这类分歧反映的是不同厂商在工艺成熟度、良率和客户协同上的差异，而非对三维集成方向本身的否定。
图3：BGA、微凸点、无凸点铜铜、混合键合的连接尺寸与间距演进
六、三维集成真正的约束：散热与良率
把HBM从GPU旁侧移到上方，缩短了数据路径，却带来一个更难处理的问题，即散热。GPU本身是封装中的主要热源，HBM堆叠在其上方后，GPU的散热路径被多层存储芯片覆盖，热量需要穿过HBM才能向外传导，HBM自身工作产生的热量也在层间积聚。
imec的模拟结果给出了这一问题的量化参照。当HBM直接堆叠在GPU上且不采取专门散热措施时，热点温度可达约141.7摄氏度；而同样的芯片采用2.5D并排布置时，温度保持在60余摄氏度。两者差距悬殊，说明三维堆叠若不重构散热路径，产品将无法稳定工作。
堆叠DRAM本身存在结构性热阻。每一层DRAM都对下方层形成部分隔热，热量在层间传递时形成渐进的温度梯度，堆叠底部功率密度最高，散热条件却最差。随着HBM从HBM3演进到HBM4，单堆叠功耗预计增加两倍以上，后续可能达到百瓦量级，进一步加剧散热压力。
良率是另一项约束。存储芯片堆叠层数从8层增加到12层时，整体良率会下降10至20个百分点，堆叠到16层以上时，受翘曲、分层和裂纹影响，良率可能降至40%至60%。当HBM与逻辑芯片通过混合键合结合，整体良率还受到两类芯片良率相乘的影响，任何一颗裸片的缺陷都会导致整个堆叠失效。因此，在键合前确认每颗裸片的质量，即所谓known good die，并将测试环节向封装前端迁移，成为三维集成的必要环节。
针对散热，行业已经形成几条并行的技术路径。SK海力士的ICE在接口区域构建硅基导热通道，属于在封装内部增加散热路径。更进一步的是微流道冷却，在芯片内部或层间加工微米尺度的流道，让冷却液直接流经高热流区域，缩短热量进入冷却液的距离。台积电已在布局微流道方案，学术界也在探索贯通芯片各层的垂直微通道和金刚石基微通道。这些方案与外部液冷系统配合，构成三维堆叠的散热体系。
七、三条路线的差异分析
三条路线的差异，可以从几个维度建立比较框架。
第一是结构调整的幅度。SK海力士iHBM保持HBM与GPU并排的2.5D结构，仅在接口区域增加冷却元件，结构改动最小；美光vHBM和三星zHBM将HBM移至GPU上方，属于结构重构，改动幅度大，潜在收益和工程风险都更高。
第二是首要解决的问题。iHBM优先处理散热，vHBM和zHBM优先缩短数据路径、提升互连密度。但后两者在重构堆叠后，散热问题会更加突出，最终仍需引入类似ICE或微流道的散热方案。这意味着散热是所有路线都无法绕过的环节，只是处理顺序不同。
第三是工艺依赖。iHBM沿用成熟的MR-MUF，不依赖混合键合；vHBM和zHBM以混合键合为前提，工艺成熟度和键合良率直接决定量产节奏。
第四是定制化程度。HBM从标准产品走向客户定制已是明确趋势，vHBM和zHBM本身就是与特定客户协同设计的产物，存储与逻辑芯片的边界在这种协同中被重新定义。
综合来看，SK海力士的路线在短期内工程确定性更高，适合在现有量产基础上延续产品迭代；美光和三星的垂直堆叠路线在互连密度和数据路径上的理论上限更高，但需要同时解决混合键合良率和三维散热，量产成熟所需时间更长。三者不是简单的替代关系，更可能在不同代际和不同客户产品中并行演进。
八、十大核心企业主力产品与技术分析
HBM三维集成的产业链，涵盖存储设计、晶圆制造、先进封装、键合设备和测试环节，以下梳理十家代表性企业的主力产品与技术方向。
SK海力士是当前HBM市场的主要供应商，量产HBM4并率先构建量产体系，封装上采用MR-MUF工艺。iHBM通过在D2D PHY区域集成ICE冷却元件降低热阻，计划应用于HBM5。其技术重点在于堆叠工艺成熟度和散热结构的结合。
三星电子量产HBM4并率先向客户交付HBM4E样品，下一代方向为zHBM，采用混合铜键合HCB将HBM堆叠到AI加速器上方，同时布局V10 BV-NAND和zNAND-O。其IDM模式整合存储、代工与封装，是推进zHBM的核心支撑。
美光科技量产HBM4，12层36GB版本带宽超过2.8TB每秒，16层48GB版本送样。vHBM将HBM垂直堆叠到处理器上方，配合混合键合，并规划了到2030年每年一代的HBM路线。其产品从HBM4E起强化客户定制。
台积电是HBM与GPU集成的主要封装厂商，CoWoS是当前AI芯片的主流2.5D封装方案，2026年量产5.5倍光罩尺寸的中介层，良率超过98%，后续将在2028年和2029年推出可容纳更多HBM的更大尺寸版本。其三维堆叠方案SoIC和微流道冷却也在同步推进。
英特尔在先进封装上拥有EMIB和Foveros两项技术，EMIB通过嵌入式桥接芯片实现2.5D互连，Foveros通过面对面键合实现3D堆叠。其x86处理器与oneDNN软件栈的结合，也在强化CPU在AI推理中的角色。
BESI（贝思半导体）是混合键合设备的主要供应商，其键合系统强调高精度对准、晶圆平整控制和低温键合，适用于300毫米晶圆对晶圆和芯片对晶圆堆叠，已被多家头部封装厂商导入验证。
EVG（EV Group）提供晶圆对准、键合和活化设备，在混合键合的晶圆准备、等离子体活化和键合环节具备完整方案，是混合键合工艺早期的重要推动者。
ASMPT（先进装配材料）覆盖热压键合、晶圆键合等封装设备，在混合键合和高精度贴装上提供产品，服务于HBM和先进封装供应链。
通富微电是国内先进封测的代表企业，其VISIONS平台集成硅中介层、垂直堆叠和嵌入式多桥接方案，支持多颗Chiplet异构集成，产品已批量导入高性能计算和推理芯片领域。
华天科技聚焦2.5D和3D先进封装，布局AI芯片、高端处理器和CPO光电共封的封装需求，具备LPDDR6封装产能，并在南京投资建设先进封测基地。
在这十家企业之外，格芯作为台积电CoWoS生态的硅中介层供应方，KLA在堆叠缺陷检测和量测上，长电科技在先进封装上，也分别占据产业链的相应位置。
九、技术节点跟踪
HBM三维集成的方向已经明确，但技术路线的实际进展，仍取决于几个具体环节的成熟节奏。
其一是混合键合的量产良率。键合对准精度、界面缺陷率和退火后的连接可靠性，决定了vHBM和zHBM能否按规划进入量产，不同厂商在这一环节的进度差异，会直接体现在产品代际上。
其二是三维散热方案的落地。ICE冷却元件、微流道与外部液冷的组合，需要在实际封装中验证散热效果与工程可行性，这是垂直堆叠从概念走向产品的关键。
其三是定制化存储的协同模式。HBM从标准产品转向客户定制，存储厂商与芯片厂商如何共同定义接口、分配设计与制造环节，将影响后续产品的架构形态。
其四是堆叠层数与良率的平衡。更高的堆叠层数带来更大容量和带宽，但良率压力同步上升，层数与良率的平衡点会随工艺成熟逐步移动。
HBM的演进，本质上是存储与计算围绕数据供给展开的持续重构。从旁侧到上方，从微凸点到混合键合，从外部散热到封装内散热，每一项调整都对应着明确的物理约束。理解这些约束及其工程解法，比单纯比较性能参数更能把握下一代AI芯片的真实形态。具体数据以官方或权威发布信息为准。（完）
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张星河
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