UDP 桥接 IP 产品简介
一块 FPGA + 一根网线 = 可靠的数据通信
纯硬件协议栈，零 CPU 开销，UDP 成本享受 TCP 级可靠性。
一句话定位
面向 FPGA 工程师的千兆以太网通信 IP 核------不用写协议栈软件，不用加 ARM CPU，FPGA 内部纯硬件实现 UDP/IP，数据直接通过网线到达上位机。
核心优势
| 优势 | 说明 |
|---|---|
| 不丢包 | 内置硬件级数据校验 + 自动重传机制，达到 TCP 级可靠性，但无需 CPU 参与 |
| 零软件 | 纯硬件逻辑实现，没有协议栈软件、没有操作系统、没有驱动适配 |
| 低延迟 | 端到端传输延迟 < 100μs，确定性延迟在微秒级别 |
| 高带宽 | 千兆以太网，理论带宽 125 MB/s，满足绝大多数采集场景 |
| 易集成 | 标准 AXI 总线接口，与各家 FPGA 无缝对接 |
| 低成本 | 省掉 ARM CPU + DDR + Linux 软件栈，BOM 成本大幅降低 |
功能特性
协议支持
- UDP/IP --- 用户数据报协议，轻量高效
- ARP --- 地址解析，自动学习 MAC 映射
- ICMP --- 支持 Ping 命令，方便调试连通性
- 数据校验 + 重传 --- 硬件自动校验，出错自动重传，确保数据完整
物理接口
- 以太网侧：千兆 RGMII 接口，直连 RJ45 PHY 芯片
- FPGA 侧：标准 AXI4 / AXI4-Lite 接口，可直接挂载寄存器、DDR、FIFO 等
兼容性
- 支持 Xilinx、Altera/Intel、Lattice、安路（Anlogic）等主流 FPGA 厂商
- 特别优化国产 FPGA，已在安路 PH1 系列完成量产验证
典型应用场景
┌──────────────┐ ┌──────────────┐
│ │ AXI 总线 │ │
│ FPGA │◄────────────────────►│ UDP 桥接 IP │
│ 内部逻辑 │ │ (纯硬件) │
│ (ADC/DMA/ │ │ │
│ 寄存器等) │ │ │
│ │ └──────┬───────┘
└──────────────┘ │
RGMII 千兆
│
┌──────▼───────┐
│ RJ45 PHY │
│ + 网线 │
└──────┬───────┘
│
┌──────▼───────┐
│ 上位机 PC │
│ (DLL 直接调用)│
└──────────────┘场景一：数据采集系统
ADC → FPGA 采集逻辑 → DMA → DDR → UDP IP → 网口 → 上位机显示/存储
场景二：设备远程控制
上位机通过 DLL 下发配置命令 → UDP IP → AXI Lite → FPGA 寄存器
场景三：多设备组网
多台 FPGA 设备通过交换机连接，每台独立 IP 地址，上位机同时管理
上位机开发支持
提供调试好的 DLL，无需从 Socket 编程。
| 功能 | API 示例 |
|---|---|
| 设备发现 | scan_device() / get_device(index) |
| 寄存器读写 | axilite_read() / axilite_write() |
| 批量操作 | axilite_batch_rw() --- 一个包完成多个寄存器读写 |
| 高速传输 | axifull_read() / axifull_write() --- 大数据块传输 |
| I2C 透传 | i2c_read() / i2c_write() --- 操作外部芯片 |
| 传输控制 | set_framdelay() --- 调节发送节奏，防丢包 |
支持 Windows（.dll）和 Linux（.so），提供完整头文件和 API 文档。
与传统方案对比
| 对比项 | SoC FPGA（ARM+FPGA） | 本方案（纯 FPGA + UDP IP） |
|---|---|---|
| 硬件成本 | 高（ARM 芯片 + DDR + 外围） | 低（普通 FPGA + 网口 PHY） |
| 开发团队 | 需 ARM 程序员 + FPGA 程序员 | 仅需 FPGA 工程师 |
| 软件维护 | Linux 适配、驱动更新、系统裁剪 | 零软件维护 |
| 启动时间 | 30 秒以上（Linux 启动） | 上电即用（毫秒级） |
| 确定性 | 受 OS 调度影响，延迟不确定 | 纯硬件，微秒级确定性延迟 |
| 可靠性 | 软件崩溃、系统死机风险 | 硬件逻辑，无软件故障 |
交付内容
| 交付项 | 说明 |
|---|---|
| IP 网表 | 加密网表文件，可直接例化集成 |
| 接口文档 | 完整的端口定义、时序说明、集成指南 |
| 上位机 DLL | Windows + Linux 动态链接库及头文件 |
| API 文档 | 全部接口函数说明 + 调用示例 |
| 参考设计 | 开源 FPGA 端工程 + 上位机工程，可直接编译运行 |
| 技术支持 | 集成过程中的技术答疑 |
开源参考工程
我们提供了经过实际硬件验证的完整参考设计，全部开源：
- FPGA 端工程 ：gitee.com/mstar_ypc/mstar-collect-fpga
- 8 通道 ADC 驱动 + DMA + DDR 缓存 + UDP 桥接，安路 PH1 FPGA
- 上位机软件 ：gitee.com/mstar_ypc/mstar-oscilloscope
- Qt 跨平台，波形显示、数据导出、多设备管理
打开工程 → 综合 → 下板 → 就能跑。
版本 v1.0 | 2026年10月