cpu

Ovis-Image：卓越的图像生成模型你是否还在为无法得到自己心中想要的画面发愁？直到现在 ai 生成的图片也会有很多槽点，比如文字乱码想在 T 恤上印「LOVE」，结果出来的是 ℒℴ𝒱 外星文，放大一看全是伪笔画，又或者是常识错误，猫耳朵长到头顶正中间，汽车轮子比车身还大，咖啡杯没有底，物理老师沉默，生物老师落泪，除了这些还有风格漂移，乱打光影甚至多写几句，它又自动忽略后半截，像跟健忘症患者对话。

菜鸟的学习日记、

CPU/MCU/SOC/FPGA概念对比这是一个关于CPU、MCU、SoC和FPGA的详细对比。我们将沿用“引擎到整车”的比喻，并新增“可重构的积木”来帮助您直观理解它们的本质区别、设计哲学和应用场景。

驱动探索者

AMD EPYC 服务器 CPU 学习上大学的时候在图拉丁吧逛，淘过二手服务器主板玩耍，但是后面噪音太大给退了，毕业后干过嵌入式开发，也干过互联网后端开发，于是有兴趣再研究研究服务器CPU的大概情况。嵌入式和互联网后端两者的知识一定程度上可以垂直打通，但是需要的量比较大，比如服务器cpu的规格，kvm虚拟化，分布式云计算，数据中心，服务器集群，linux内核与ubuntu centos debian发行版，gRPC协议，RDMA网络等。

十五年专注C++开发

浅谈CPU中的SIMD目录1.简介2.如何检查CPU是否支持SIMD2.1.命令行快速查询（手动检查）2.2.C++ 代码动态检测（程序运行时判断）

【AI黑话日日新】什么是访存bound？在后端高性能开发、算法性能调优、大数据处理等场景中，我们总会遇到一个共性问题：明明CPU配置很高，程序运行速度却始终上不去。

Intel英特尔芯片架构演进史详解Intel 的芯片架构演进史，是一部从 4 位微处理器到现代异构多核处理器的演进史。以下将按时间线为您梳理其关键架构与代表芯片。

高新打工人

RISC-V(三)：RV32M(RISC-V 32 位乘法 / 除法扩展指令集)RISC-V 的 RV32M 是 RV32I 基础整数指令集的乘法 / 除法扩展指令集（M = Multiplication and Division），专门提供 32 位有符号 / 无符号整数的乘法、除法、取余操作，填补了 RV32I 仅支持基础算术运算的空白。RV32M 属于 RISC-V 标准扩展（非必选，但主流处理器均会实现），所有指令均为 R 型格式（寄存器 - 寄存器操作），操作数和结果均存于通用寄存器（x0~x31）。

lkbhua莱克瓦24

CPU三大核心部件功能详解首先，想象一下CPU是一个高度自动化、极其高效的“工厂”，它的任务就是不停地执行“指令”（即程序）。而IR、ID和OC就是这个工厂流水线上的三个关键工位，共同负责理解并执行每一条指令。

lkbhua莱克瓦24

CPU中核心参数的通俗介绍让我们用一个 “厨房团队” 的比喻，来科普这些听起来很复杂的CPU参数。想象一下，CPU就是你家的厨房，它的任务就是处理各种食材（数据），做出饭菜（计算结果）。

lkbhua莱克瓦24

手机选购关注的参数-CPU篇“手机卡顿？不是网不好，是你的CPU在‘罢工’！” 作为一个天天被朋友问“为什么我手机比你卡”的数码老司机，今天我要用咖啡馆聊天的语气，扒开CPU的神秘面纱——别再被参数忽悠了！

HyperAI超神经

【TVM教程】TVM 运行时系统TVM 现已更新到 0.21.0 版本，TVM 中文文档已经和新版本对齐。Apache TVM 是一个深度的深度学习编译框架，适用于 CPU、GPU 和各种机器学习加速芯片。更多 TVM 中文文档可访问 →Apache TVM

lkbhua莱克瓦24

CPU的架构与技术和实际性能指标你可以把CPU的架构想象成一家餐厅的整体运营模式和组织架构。科普解释： CPU的架构（比如ARM、x86）就像是餐厅的核心菜系和经营理念。

性能监控（操作系统层面-CPU）必须做监控：做性能测试必须监控，否则不知道问题出在哪里监控是性能测试的核心环节操作系统维度：所有系统都必须监控（通用）

HyperAI超神经

在线教程丨 David Baker 团队开源 RFdiffusion3，实现全原子蛋白质设计的生成式突破近年来，利用生成式深度学习方法在新功能蛋白质设计方面取得了显著进展。目前包括 RFdiffusion（RFD1）和 BindCraft 在内的大多数方法，均采用氨基酸残基水平的蛋白质表示，已能够成功设计蛋白质单体、组装体以及蛋白质-蛋白质相互作用体系，但其分辨率仍不足以精确设计与非蛋白质组分（如小分子配体与核酸）发生特异性侧链相互作用的结构。

高新打工人

关于CPU的介绍(二)----DTLB(数据转址旁路缓存)DTLB（Data Translation Lookaside Buffer，数据转换后备缓冲器）是 CPU 中用于加速数据访问时虚拟地址（VA）到物理地址（PA）转换的高速缓存，是内存管理单元（MMU）的关键组件。以下从核心作用、工作原理、结构特点、与 ITLB 的区别等方面展开详细解析：

RISC-V的中断委托机制和场景默认情况下，所有特权级的中断和异常都会被发送给机器模式（Machine Mode, 以下简称M态），然后运行在M态的软件再根据中断/异常的目标特权级，转发给较低特权级去处理，转发手段通常是中断/异常注入（例如设置sip来注入S态中断）。但是这样的效率很低，所以RISC-V引入了委托机制，在硬件层面设置mideleg/medeleg，绕过M态，直接把低特权级的中断/异常路由给目标特权级处理。以下通过具体的场景来说明。

HyperAI超神经

【vLLM 学习】ReproduciblityvLLM 是一款专为大语言模型推理加速而设计的框架，实现了 KV 缓存内存几乎零浪费，解决了内存管理瓶颈问题。

算力的灵魂：GPU与显存要理解 CPU 和 GPU 的区别，我们先抛开复杂的电路图，用一个经典的 “算力剧场” 来打比方。让我们深入芯片内部，看看它们的“大脑构造”有何不同。

昇腾NPU实战：Llama-2-7B大模型的部署全流程与性能深度分析人们眼中的天才之所以卓越非凡，并非天资超人一等而是付出了持续不断的努力。1万小时的锤炼是任何人从平凡变成超凡的必要条件。———— 马尔科姆·格拉德威尔

HyperAI超神经

【vLLM 学习】ProfilingvLLM 是一款专为大语言模型推理加速而设计的框架，实现了 KV 缓存内存几乎零浪费，解决了内存管理瓶颈问题。