altera

神仙约架5 天前
fpga·nios·altera·nios ii
【INTEL（ALTERA）】NIOS II调试器中的重新启动按钮不起作用目录说明解决方法在 Nios II SBT 调试Eclipse时，如果单击 重新启动 图标， 执行被暂停， 以下错误消息：
神仙约架1 个月前
fpga开发·intel·altera
【INTEL（ALTERA）】采用 JTAG 频率为 24MHz 或 16Mhz 的非流水线Nios® V/m 处理器，niosv-download 失败在英特尔® Quartus® Prime Pro Edition 软件 23.3 版及更高版本中将 Nios® V 处理器软件下载到非流水线Nios® V/m 处理器时，可能会出现此问题。
孤独的单刀2 个月前
fpga开发·ic·xilinx·altera·四舍五入·定点数·浮点数
基于FPGA的数字信号处理（10）--定点数的舍入模式（1）四舍五入round将浮点数定量化为定点数时，有一个避不开的问题：某些小数是无法用有限个数的2进制数来表示的。比如：0.5(D) = 0.1(B)
迪普微社区2 个月前
图像处理·fpga开发·fpga·intel·altera·核心板
产品推荐 | 基于Intel (Altera) Cyclone V打造的水星Mercury SA1核心板水星Mercury SA1片上系统（SoC）核心板通过结合基于ARM处理器的SoC FPGA、快速DDR3L SDRAM、eMMC flash、QSPI flash、Gigabit Ethernet PHY和RTC形成了一个高性能嵌入式处理方案，结合了CPU系统的灵活性和FPGA原始的、实时的并行处理能力。
孤独的单刀2 个月前
fpga开发·ic·verilog·xilinx·altera·signed·unsigned
基于FPGA的数字信号处理（5）--Signed的本质和作用Verilog中的signed是一个很多人用不好，或者说不太愿意用的一个语法。因为不熟悉它的机制，所以经常会导致运算结果莫名奇妙地出错。其实了解了signed以后，很多时候用起来还是挺方便的。
孤独的单刀2 个月前
fpga开发·信号处理·ic·verilog·fpga·xilinx·altera
基于FPGA的数字信号处理（7）--如何确定Verilog表达式的位宽很多时候，Verilog中表达式的位宽都是被隐式确定的，即使你自己设计了位宽，它也是根据规则先确定位宽后，再扩展到你的设计位宽，这常常会导致结果产生意想不到的错误。比如：
迪普微社区3 个月前
图像处理·fpga开发·信号处理·fpga·altera·核心板·高速通信
产品推荐 | 基于Intel(Altera)Arria 10 10AS027/048打造的水星Mercury+ AA1核心板水星Mercury+ AA1片上系统（SoC）核心板通过结合基于ARM处理器的SoC FPGA、快速DDR4 ECC SDRAM、eMMC flash、QSPI flash、Gigabit Ethernet PHY和RTC形成了一个高性能嵌入式处理方案，结合了CPU系统的灵活性和FPGA原始的、实时的并行处理能力。
孤独的单刀3 个月前
fpga开发·verilog·fpga·xilinx·数字ic·altera·verilog入门
【数字IC/FPGA】书籍推荐（0）----《Verilog 传奇--从电路出发的HDL代码设计》在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少，发现了不少好书，也在一些废话书上浪费过时间。接下来会写一系列文章，把一部分读过的书做个测评，根据个人标准按十分制满分来打分并分享给大家。
孤独的单刀4 个月前
fpga开发·ic·fpga·xilinx·altera
【FPGA/IC】CRC电路的Verilog实现在通信过程中由于存在各种各样的干扰因素，可能会导致发送的信息与接收的信息不一致，比如发送数据为 1010_1010，传输过程中由于某些干扰，导致接收方接收的数据却成了0110_1010。为了保证数据传输的正确性，工程师们发明了一些检错方法，比如奇偶校验和CRC校验。
神仙约架5 个月前
fpga开发·quartus·altera·112002
【INTEL（ALTERA）】错误 （112002）： 无法以 身份启动命令行“quartus_ipgenerate”6由于 Windows* 操作系统的限制，当您的 英特尔® Quartus® Prime Pro Edition 软件项目目录的路径长度超过 260 个字符时，您可能会看到此错误消息。
神仙约架7 个月前
网络·fpga开发·intel·quartus·altera
【INTEL（ALTERA）】 quartus 专业版软件 23.4 中模拟以太网子 FPGA IP 时p_ss_app_st_tx_ready 信号变为 X选择启用<n>前导码直通参数时，为什么在模拟以太网子英特尔® FPGA IP系统的 40GbE 和 50GbE Intel Agilex® 7 F-Tile 变体时，p_ss_app_st_tx_ready 信号变为 X。
Embeded_FPGA7 个月前
fpga开发·arm·verilog·altera·cpld
一些AG10K FPGA 调试的建议-DouglasPLL AGM FPGA 在配置成功时，PLL 已经完成锁定，lock 信号已经变高；如果原设计中用 lock 信号输出实现系统 reset 的复位功能，就不能正确完成上电复位；同时，为了保证 PLL 相移的稳定，我们需要在 PLL 启动后做个延时的复位，设计中可以参考下面 Verilog 代码，这里需要 PLL 的 areset 或 pfdena 引出，通过复位信号控制。
神仙约架7 个月前
fpga开发·riscv·intel·quartus·altera
【INTEL（ALTERA）】 quartus使用Nios® V 处理器系统仿真失败，没有打印输出消息在 Synopsys* VCS* 和 VCS* MX 仿真器中模拟由以下位置生成的 Nios® V 处理器系统时，可能会出现该问题：
孤独的单刀8 个月前
fpga开发·ic·verilog·fpga·xilinx·intel·altera
【FPGA】正确处理设计优先级--或许能帮你节省50%的资源假如现在有一种方法–可以在不怎么需要修改已有设计的情况下，就可以帮您节省50%的设计资源，那你会试试看吗？