基于 VSCode + Icarus 的 Verilog 编译和仿真我校计算机组成原理课程的实验会用到 Verilog 语言，学校建议使用 Modelsim 软件作为实验工具。但是在实践中我们发现，Modelsim 占用空间大，UI不太友好，且难以上手。一个更重要的原因是，除非是电子信息工程专业，或者打算将来从事计算机底层研究的，很多人通过这门课之后，未来很长一段时间不会再使用这一工具，不值得对一个完全陌生的新工具花费大量学习成本，部分人希望能在 Visual Studio Code 中集成 Verilog 支持，实现一个相对轻量化的 Verilog 编译和仿真环境。