【【萌新的SOC学习之自定义IP核的学习与设计】】

萌新的SOC学习之自定义IP核的学习与设计

本章为了更加深入的了解FPGA的自定义IP和IP封装测试等问题

参考了正点原子第六讲自定义IP核呼吸灯实验和第十九章 IP封装与接口定义实验

为了更好的理解自定义IP核

我们先介绍一个带AXI主从接口的IP核

我们可以展开AXI从接口

下面开始vivado 工程的创建

我们创建的这个IP核默认提供的功能是根据外部的输入按键当检测到上升沿的时候它就开始对DDR3内存开始读写读写的范围是4096个字节

先写然后读读完之后做一个比较如果读写正确会有一个 error 信号读写正确 error 信号拉低读写错误把 error 信号拉高

下面介绍 AXI4 接口之DDR读写实验

实验任务：本章的实验任务是通过自定义的一个AXI4 接口的 IP核，通过AXI_HP 接口对PS 端 DDR3 进行读写测试

我们查看本次实验的系统框图

这个DDR3 Test IP核就是我们自己设置的

有一个输入端口信号连接到了 PL_KEY 按键还有两个输出分别连接到了两个灯

把上面自定义的IP添加进入整个设计

c 复制代码

#include"stdio.h"
//为了保证访问DDR的一致性 我们把 cache 缓存关掉
#include"xil_cache.h"
#include"xil_printf.h"
#include"xil_io.h"

int main()
{
    int i ;
    char c ;
    Xil_DCacheDisable();
    printf("AXI4 PL DDR TEST!\n\r");
    while(1)
    {
        scanf("%c",&c);
        if(c == 'c')
        {
            printf("start\r\n");
            for(i=0;i<4096;i=i+4)//  为什么是i+4因为单次是读4个字节
            {
                printf("%d is %d\n",i,(int)(Xil_In32(0x10000000+i)));
            }
        }
    }
    return 0 ;
}

前面我们用的更多的是xillix官方提供的 AXI4 AXI4-lite

我们想要把verilog文件封装成ip核这样我们在后续的实验操作时可以很容易的调用这个ip核完成实验

我们接下来还会学习一下接口的定义（什么是接口我们回忆一下做的 AXI4 的数据实验我们会想起来我们在外面进行的交互是以接口的形式并不会把简单的一个个端口给暴露出来）

下面展示带 AXI主从接口的IP核