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DDR3 的相关设计规范(个人总结)
阻抗控制
DDR3 要严格控制阻抗，单线 50ohm，差分 100ohm，差分一般为时钟、DQS。在走线过程中，尽量减小阻抗跳变的因素，比如:换层(无法避免)、保证参考平面完整不跨分割、线宽变化、避免 stub线等。
布局
布局整齐、美观，根据走线顺序调整 DDR 位置。如果走菊花链，两片 DDR3 距离可适当拉近，以节约空间。如果走T型，多片 DDR3 中间需要打孔，则适当拉开距离。DDR3 与CPU之间在满足工艺要求的条件下，尽可能靠近点，以免走线过长。所有 DDR3 滤波电容紧挨电源管脚放置，以免影响滤波效果。最好每个电源管脚都放置一个滤波电容。DDR3 电源模块要尽量靠近 DDR3 摆放。减小电源路径上的一些干扰及损耗
布线
数据线:数据线每八根一组(DQO-DQ7)，外加相应的 DQS 差分对和 DQM因此，DQO-DQ7、DQS 差分对和 DQM为"组，共 11 根信号线，依次类推。走线要同组同层，同组信号线中不能穿插不属于本组的同层信号线，换层次数一致(打孔次数一致)，优先以地平面为参考。DS 查分对内等长小于 5mil。信号线之间保持两倍线宽的间距(有空间的情况下最好做到三倍线宽以上的间距)。局部区域可适当减小距离。以减小信号之间的串扰。其它非数据线不要靠太近(特别是同层信号线)。
地址线:地址线、控制线、时钟线统称为地址线(A0-A15、WEN、BA0BA1BA2、CASN、ODT、RESETN、CKE、RASN.CSN、和时钟差分(CLK、CLKN)。走线时可以不同层(当然能同层最好不过了，难道比较大)，优先以地平面为参考时钟差分对内等长误差小于 5mi，信号线之间保持两倍线宽的间距(有空间的情况下最好做到三倍线宽以上的间距)。以减小信号之间的串扰。实在没空间的情况下可走一比一的间距。其它非地址线不要靠太近(特别是同层信号线)。
其它非 DDR自身的信号线都不要从 DDR 信号线区域经过，尽量远离这些高速信号线
电源处理
DDR3 的电平为 1.5V,一般 DDR 的电源在电源层单独切一块出来使用。进行电源平面切割的时候，一定要保证 DDR数据线和地址线不能跨切割，使 DDR 所有信号线都有一个完整的参考平面，以免由于跨切割带来的阻抗跳变，降低信号质量。
时序要求
为满足 DDR3 时序，地址线和每组数据线都要进行等长处理，以达到时序要求。数据线组内长度误差控制在+5mil 以内;地址线长度误差控制在+25mil 以内。若有空间绕等长的话可以把误差再控严格点。等长时，数据线以 DQS 线为基准线进行等长处理，地址线以时钟线为基准线进行等长处理。
