[FPGA]-时序传输模型分析

时序传输模型分析

FPGA内部时钟树

clk到达每个寄存器的时间不一致。

内部时钟树内部示意图如下所示:

在实际FPGA芯片内部,时钟到达每个寄存器的时钟偏差很小,但仍然存在;比如clk到达REG1花费时间0.2ns,到达REG6花费时间0.4ns。

考虑时钟偏斜

时钟偏斜(Skew):时钟从源端口出发,到达目的寄存器和源寄存器之间的时间差值。

  • RTL示意图如下所示;
  • 时序图如下所示:

定义Tskew=Tclk2-Tclk1;

  1. clk2迟于clk1;Tskew>0;

2.clk2早于clk1;Tskew<0;

  • 时序分析基本公式:

目的寄存器能够正确接收元数据发射过来的数据:

Tclk1(到达REG1时钟延迟) + Tco + Tdata <= Tclk(时钟周期) + Tclk2(到达REG2时钟延迟) -Tsu

不考虑时钟偏斜即Tclk1 = Tclk2;

Tclk(时钟周期) + Tclk2(到达REG2时钟延迟) -Tsu:数据需求时间

Tclk1(到达REG1时钟延迟) + Tco + Tdata:数据到达时间(TimeQuest)

移项: Tclk + Tclk2 -Tsu - Tclk1 - Tco - Tdata >= 0

结合: Tclk + (Tclk2 - Tclk1)- Tsu - Tco - Tdata >= 0

令Tclk2 - Tclk1 = Tskew: Tclk + Tskew- Tsu - Tco - Tdata >= 0

设Tslack = Tclk + Tskew- Tsu - Tco - Tdata

可得最终条件为:Tslack(建立时间余量) >= 0

相关推荐
小眼睛FPGA3 小时前
【RK3568+PG2L50H开发板实验例程】Linux部分/FPGA dma_memcpy_demo 读写案例
linux·运维·科技·ai·fpga开发·gpu算力
幸运学者4 小时前
xilinx axi datamover IP使用demo
fpga开发
搬砖的小码农_Sky4 小时前
XILINX Zynq-7000系列FPGA的架构
fpga开发·架构
热爱学习地派大星12 小时前
FPGA矩阵算法实现
fpga开发
热爱学习地派大星16 小时前
Xilinx FPGA功耗评估
fpga开发·verilog·vivado·fpga功耗·xpe
搬砖的小码农_Sky20 小时前
XILINX Ultrascale+ Kintex系列FPGA的架构
fpga开发·架构
XvnNing21 小时前
【Verilog硬件语言学习笔记4】FPGA串口通信
笔记·学习·fpga开发
千宇宙航1 天前
闲庭信步使用SV搭建图像测试平台:第二十七课——图像的腐蚀
图像处理·计算机视觉·fpga开发
尤老师FPGA11 天前
使用DDR4控制器实现多通道数据读写(十六)
fpga开发·ddr4
HX科技11 天前
STM32给FPGA的外挂FLASH进行升级
stm32·嵌入式硬件·fpga开发·flash·fpga升级