LATTICE进阶篇DDR2--(4)DDR2 IP核总结

一、IP核的时钟框架

1片DDR2的接口是16位,且DDR2是双边沿读取的,

故当DDR2芯片的时钟为200M时,右侧DDR2芯片上的数据吞吐率为200M*2*16b,左侧数据吞吐率为200M*32b,左右两侧数据吞吐量相等。

根据上规律可知,当采用4片DDR2时,接口为64位,DATA_APP的位宽为128b

二、突发的计算

当DQ为8b,BL为4,burst_count为2时,突发一次会发送 8b*4*2 =64b的数据,考虑到DQ为8b,

故实际突发一次,会发送8个8b,即每突发一次,DDR2的列地址需要加8。

相关推荐
minglie19 小时前
zynq arm全局计时器和私有定时器
fpga开发
章咸鱼1213814 小时前
nios simple soket tcp在面对arp洪流时崩溃的处理
fpga开发·tcp
望获linux16 小时前
望获实时Linux:亚微秒级时间控制
linux·运维·服务器·计算机·fpga开发·嵌入式软件·飞腾
嵌入式-老费1 天前
Zynq开发实践(FPGA之spi实现)
fpga开发
太爱学习了2 天前
FPGA雷达信号处理之:自适应门限阈值
fpga开发·信号处理
国科安芯2 天前
前沿探索:RISC-V 架构 MCU 在航天级辐射环境下的可靠性测试
网络·单片机·嵌入式硬件·fpga开发·硬件架构·risc-v
范纹杉想快点毕业2 天前
请创建一个视觉精美、交互流畅的进阶版贪吃蛇游戏
数据库·嵌入式硬件·算法·mongodb·游戏·fpga开发·交互
第二层皮-合肥2 天前
FPGA硬件设计-基础流程
fpga开发
第二层皮-合肥3 天前
FPGA硬件开发-Xilinx产品介绍
fpga开发
XINVRY-FPGA3 天前
XCVP1902-2MSEVSVA6865 AMD 赛灵思 XilinxVersal Premium FPGA
人工智能·嵌入式硬件·神经网络·fpga开发·云计算·腾讯云·fpga