【Verilog学习日常】—牛客网刷题—Verilog企业真题—VL67

十六进制计数器

描述

请用Verilog设计十六进制递增计数器电路,每个时钟周期递增1

电路的接口如下图所示。Q[3:0]中,Q[3]是高位

接口电路图如下:

输入描述:

input clk ,

input rst_n ,

输出描述:

output reg [3:0] Q

代码如下

cpp 复制代码
`timescale 1ns/1ns

module counter_16(
   input                clk   ,
   input                rst_n ,
 
   output   reg  [3:0]  Q      
);
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)   Q[3:0] = 4'b0000;
    else    Q[3:0] = Q[3:0] + 4'd1;
end
endmodule

PS:该题还挺简单的。。。。。。

相关推荐
浪淘沙jkp7 分钟前
大模型学习二:DeepSeek R1+蒸馏模型组本地部署与调用
学习·deepseek
m0_6136070136 分钟前
数据集(Dataset)和数据加载器(DataLoader)-pytroch学习3
学习
cjie22139 分钟前
linux系统调试PCIe板卡常用指令
linux·fpga开发
序属秋秋秋1 小时前
算法基础_基础算法【位运算 + 离散化 + 区间合并】
c语言·c++·学习·算法·蓝桥杯
虾球xz2 小时前
游戏引擎学习第198天
学习·游戏引擎
XINVRY-FPGA2 小时前
Xilinx FPGA XCVC1902-2MSEVSVA2197 Versal AI Core系列芯片的详细介绍
人工智能·嵌入式硬件·5g·ai·fpga开发·云计算·fpga
9527华安3 小时前
FPGA实现4K MIPI视频解码H265压缩网络推流输出,基于IMX317+VCU架构,支持4K60帧,提供工程源码和技术支持
fpga开发·h265·mipi·vcu·imx317
网络安全指导员3 小时前
如何在JMeter中配置断言,将非200状态码视为测试成功
网络·学习·jmeter·安全·web安全·架构
浪淘沙jkp3 小时前
大模型学习四:‌DeepSeek Janus-Pro 多模态理解和生成模型 本地部署指南(折腾版)
python·学习·deepseek
Kx…………3 小时前
Uni-app入门到精通:uni-app的基础组件
前端·css·学习·uni-app·html