【Verilog学习日常】—牛客网刷题—Verilog企业真题—VL67

十六进制计数器

描述

请用Verilog设计十六进制递增计数器电路,每个时钟周期递增1

电路的接口如下图所示。Q[3:0]中,Q[3]是高位

接口电路图如下:

输入描述:

input clk ,

input rst_n ,

输出描述:

output reg [3:0] Q

代码如下

cpp 复制代码
`timescale 1ns/1ns

module counter_16(
   input                clk   ,
   input                rst_n ,
 
   output   reg  [3:0]  Q      
);
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)   Q[3:0] = 4'b0000;
    else    Q[3:0] = Q[3:0] + 4'd1;
end
endmodule

PS:该题还挺简单的。。。。。。

相关推荐
软件黑马王子1 小时前
C#系统学习第八章——字符串
开发语言·学习·c#
szxinmai主板定制专家1 小时前
【精密测量】基于ARM+FPGA的多路光栅信号采集方案
服务器·arm开发·人工智能·嵌入式硬件·fpga开发
strongwyy3 小时前
蓝牙墨水屏上位机学习(2)
学习
九皇叔叔3 小时前
(3)手摸手-学习 Vue3 之 变量声明【ref 和 reactive】区别
学习
The_cute_cat5 小时前
Ajax和Axios的初步学习
前端·学习·ajax
amazinging6 小时前
北京-4年功能测试2年空窗-报培训班学测开-第四十三天
python·学习
祁思妙想6 小时前
八股学习(五)---MySQL
学习
虾球xz7 小时前
CppCon 2018 学习:THE MOST VALUABLE VALUES
开发语言·c++·学习
丰锋ff8 小时前
计网学习笔记第2章 物理层(灰灰题库)
笔记·学习
千宇宙航8 小时前
闲庭信步使用SV搭建图像测试平台:第三十二课——系列结篇语
fpga开发