FPGA时序分析和约束学习笔记(2、FPGA时序传输模型)

  • Tclk1+Tco+Tdata <= Tclk + Tclk2 -Tsu

  • Slack = Tskew + Tclk - Tsu - Tdata - Tco

  • Skew时钟偏斜:时钟从源端口出发,到达目的寄存器和源寄存器的时间差值(Tclk2-Tclk1)

  • Tsu建立时间:目的寄存器自身的特性决定,在时钟上升沿到达其时钟接口时,其数据输入端(D)的数据必须提前Nns稳定下来,否则就无法确保数据正确存储

  • Tco输出延时时间:数据输出到Q端口的时间-时钟上升沿到达CLK端口时间

  • Tdata:组合逻辑的延迟,即数据从源寄存器Q端出发。到达目的寄存器D端的时间

  • Tclk1:时钟信号从时钟源端口出发,到达源寄存器端口的时间

  • Tclk2:时钟信号从时钟源端口出发,到达目标寄存器端口的时间

  • Tclk1+Tco+Tdata:数据到达时间

  • Tclk+Tclk2-Tsu:数据需求时间

  • Slack:数据需求时间和数据到达时间的差值,为正值时数据能被目标寄存器正确接收

相关推荐
cycf2 小时前
高速接口基础
fpga开发
forgeda8 小时前
从Vivado集成Lint功能,看FPGA设计的日益ASIC化趋势
fpga开发·vivado·lint·eco·静态检查功能
hexiaoyan82718 小时前
国产化FPGA开发板:2050-基于JFMK50T4(XC7A50T)的核心板
fpga开发·工业图像输出·vc709e板卡·zynq 通用计算平台·模拟型号处理
雨洛lhw18 小时前
The Xilinx 7 series FPGAs 设计PCB 该选择绑定哪个bank引脚,约束引脚时如何定义引脚电平标准?
fpga开发·bank·电平标准
红糖果仁沙琪玛21 小时前
FPGA ad9248驱动
fpga开发
minglie11 天前
XSCT/Vitis 裸机 JTAG 调试与常用命令
fpga开发
沐欣工作室_lvyiyi1 天前
基于FPGA的电梯控制系统设计(论文+源码)
单片机·fpga开发·毕业设计·计算机毕业设计·电子交易系统
阿sir1981 天前
ZYNQ PS XADC读取芯片内部温度值,电压值。
fpga开发
@晓凡1 天前
NIOS ii工程移植路径问题
fpga开发·nios ii
博览鸿蒙2 天前
FPGA会用到UVM吗?
fpga开发