FPGA时序分析和约束学习笔记(2、FPGA时序传输模型)

  • Tclk1+Tco+Tdata <= Tclk + Tclk2 -Tsu

  • Slack = Tskew + Tclk - Tsu - Tdata - Tco

  • Skew时钟偏斜:时钟从源端口出发,到达目的寄存器和源寄存器的时间差值(Tclk2-Tclk1)

  • Tsu建立时间:目的寄存器自身的特性决定,在时钟上升沿到达其时钟接口时,其数据输入端(D)的数据必须提前Nns稳定下来,否则就无法确保数据正确存储

  • Tco输出延时时间:数据输出到Q端口的时间-时钟上升沿到达CLK端口时间

  • Tdata:组合逻辑的延迟,即数据从源寄存器Q端出发。到达目的寄存器D端的时间

  • Tclk1:时钟信号从时钟源端口出发,到达源寄存器端口的时间

  • Tclk2:时钟信号从时钟源端口出发,到达目标寄存器端口的时间

  • Tclk1+Tco+Tdata:数据到达时间

  • Tclk+Tclk2-Tsu:数据需求时间

  • Slack:数据需求时间和数据到达时间的差值,为正值时数据能被目标寄存器正确接收

相关推荐
坏孩子的诺亚方舟2 天前
FPGA系统架构设计实践15_高云Arora V系列时钟体系
fpga开发·系统架构
FPGA小徐2 天前
入门 CNN 结构全解析|从流程图理论到 FPGA Verilog 硬件实现(含习题带讲解)
fpga开发
FPGA小徐2 天前
FPGA 数字信号处理:并行 FIR 与串行滤波器设计原理、对比与完整 Verilog 实现
fpga开发
Saniffer_SH3 天前
【高清视频】Gen6 服务器还没到,Gen6 SSD 怎么测?Emily 现场演示三种测试环境
人工智能·驱动开发·测试工具·缓存·fpga开发·计算机外设·压力测试
zlinear数据采集卡3 天前
双核架构深度解析:ARM+FPGA如何让数据采集卡实现500Ksps高性能?
arm开发·fpga开发·架构
9527华安3 天前
FPGA实现GTH Transceivers Wizard传输2路视频,基于aurora 8b10b编解码架构,提供4套工程源码和技术支持
fpga开发·gth·aurora 8b10b·transceivers
FPGA小徐4 天前
FPGA 数字信号处理(二):并行 FIR 滤波器的 Verilog 全流程设计与实现
fpga开发
国科安芯4 天前
基于AS32S601ZIT2型抗辐照MCU的商业航天卫星姿态确定与控制系统研究
单片机·嵌入式硬件·安全·fpga开发·架构·risc-v
ALINX技术博客4 天前
【黑金云课堂】FPGA技术教程FPGA基础:I2C 总线通信技术
fpga开发·i2c
Hello-FPGA4 天前
Xilinx KU040 FPGA Camera Link 图像采集
c++·fpga开发