FPGA时序分析和约束学习笔记(2、FPGA时序传输模型)

  • Tclk1+Tco+Tdata <= Tclk + Tclk2 -Tsu

  • Slack = Tskew + Tclk - Tsu - Tdata - Tco

  • Skew时钟偏斜:时钟从源端口出发,到达目的寄存器和源寄存器的时间差值(Tclk2-Tclk1)

  • Tsu建立时间:目的寄存器自身的特性决定,在时钟上升沿到达其时钟接口时,其数据输入端(D)的数据必须提前Nns稳定下来,否则就无法确保数据正确存储

  • Tco输出延时时间:数据输出到Q端口的时间-时钟上升沿到达CLK端口时间

  • Tdata:组合逻辑的延迟,即数据从源寄存器Q端出发。到达目的寄存器D端的时间

  • Tclk1:时钟信号从时钟源端口出发,到达源寄存器端口的时间

  • Tclk2:时钟信号从时钟源端口出发,到达目标寄存器端口的时间

  • Tclk1+Tco+Tdata:数据到达时间

  • Tclk+Tclk2-Tsu:数据需求时间

  • Slack:数据需求时间和数据到达时间的差值,为正值时数据能被目标寄存器正确接收

相关推荐
云雾J视界7 小时前
FPGA在AI时代的角色重塑:硬件可重构性与异构计算的完美结合
fpga开发·边缘计算·gpu·vitis·ai推理·azure云·异构编程
s09071361 天前
FPGA中CIC设计注意事项
算法·fpga开发·cic滤波器
Aaron15881 天前
RFSOC+VU13P在无线信道模拟中的技术应用分析
数据结构·人工智能·算法·fpga开发·硬件架构·硬件工程·射频工程
碎碎思1 天前
BerkeleyLab Bedrock:为 FPGA 与加速计算打造的开源基石
fpga开发·开源
zidan14121 天前
xilinx常用文档说明
fpga开发
ShiMetaPi1 天前
GM-3568JHF丨ARM+FPGA异构开发板系列教程:外设教程 04 WIFI
网络·arm开发·fpga开发·智能路由器·fpga
FPGA_小田老师1 天前
FPGA基础知识(二十):Xilinx Block Memory IP核(5)--ROM 详解
fpga开发·rom·coe文件格式·导入coe·block memory
FPGA_无线通信1 天前
压缩解压缩算法 BFP-8bit
fpga开发
红糖果仁沙琪玛1 天前
AD7616驱动开发-FPGA
驱动开发·fpga开发
坏孩子的诺亚方舟1 天前
FPGA系统架构设计实践13_FPGA系统功能安全
fpga开发·系统架构·功能安全概念