FPGA时序分析和约束学习笔记(2、FPGA时序传输模型)

  • Tclk1+Tco+Tdata <= Tclk + Tclk2 -Tsu

  • Slack = Tskew + Tclk - Tsu - Tdata - Tco

  • Skew时钟偏斜:时钟从源端口出发,到达目的寄存器和源寄存器的时间差值(Tclk2-Tclk1)

  • Tsu建立时间:目的寄存器自身的特性决定,在时钟上升沿到达其时钟接口时,其数据输入端(D)的数据必须提前Nns稳定下来,否则就无法确保数据正确存储

  • Tco输出延时时间:数据输出到Q端口的时间-时钟上升沿到达CLK端口时间

  • Tdata:组合逻辑的延迟,即数据从源寄存器Q端出发。到达目的寄存器D端的时间

  • Tclk1:时钟信号从时钟源端口出发,到达源寄存器端口的时间

  • Tclk2:时钟信号从时钟源端口出发,到达目标寄存器端口的时间

  • Tclk1+Tco+Tdata:数据到达时间

  • Tclk+Tclk2-Tsu:数据需求时间

  • Slack:数据需求时间和数据到达时间的差值,为正值时数据能被目标寄存器正确接收

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