matlab生成任意长度余弦波coe文件以及vivado仿真

一、matlab生成任意长度余弦波coe文件

Matlab 复制代码
clear
clc
close all
width=32;   %rom的位宽
depth=3600; %rom的深度
x=linspace(0,2*pi,depth);  %在一个周期内产生3600个采样点
y_cos=cos(x);   %生成余弦数据
y_cos=round(y_cos*(2^(width-1)-1))+2^(width-1)-1;  %将余弦数据全部转换为整数
%y_cos=dec2hex(y_cos);
fid=fopen('C:\rom_coe\rom_cos_3600x32b.coe','w');  %创建.coe文件
% 写入 COE 文件头
fprintf(fid, 'memory_initialization_radix=16;\n');
fprintf(fid, 'memory_initialization_vector=\n');
for i = 1:length(y_cos)
  fprintf(fid,'%x',y_cos(i));  %向.coe文件中写入数据
  if i < length(x)
        fprintf(fid, ',');
    else
        fprintf(fid, ';');
  end
  fprintf(fid, '\n');
end
%关闭.coe文件
fclose(fid);  

二、Block RAM IP配置

三、verilog tb测试文件

matlab生成的是带偏置的波形,在verilog中减去偏置即可。

cpp 复制代码
module sim_1_read_cos( );

reg clk_100m=1'b1;
reg  [11:0] rd_addra=12'd0;

wire [31:0] dout_32b;
reg  [31:0] dout_32b_rectify;
integer i;
initial begin
    rd_addra = 12'd0;
    #100
    
    for(i=0;i<=4095;i=i+1)
        begin
            #10 rd_addra = rd_addra + 1'b1;
        end
end

always #5 clk_100m = ~clk_100m;
//减去偏置
always@(posedge clk_100m) begin
    dout_32b_rectify <= dout_32b - 32'h8000_0000;
end

brom_4096x32b u_brom_4096x32b (
  .clka ( clk_100m  ),  // input wire clka
  .addra( rd_addra  ),  // input wire [11 : 0] addra
  .douta( dout_32b  )   // output wire [31 : 0] douta
);
endmodule

四、仿真结果

相关推荐
RickyWasYoung3 小时前
【代码】matlab-遗传算法工具箱
开发语言·matlab
9527华安3 小时前
Xilinx系列FPGA实现DP1.4视频收发,支持4K60帧分辨率,提供2套工程源码和技术支持
fpga开发·音视频·dp1.4·4k60帧
星马梦缘5 小时前
Matlab机器人工具箱使用1 简单的描述类函数
matlab·矩阵·机器人·位姿·欧拉角·rpy角
cycf6 小时前
高速接口基础
fpga开发
forgeda12 小时前
从Vivado集成Lint功能,看FPGA设计的日益ASIC化趋势
fpga开发·vivado·lint·eco·静态检查功能
机器学习之心19 小时前
PINN驱动的高阶偏微分方程求解MATLAB代码
matlab·物理信息神经网络·高阶偏微分方程
民乐团扒谱机19 小时前
逻辑回归算法干货详解:从原理到 MATLAB 可视化实现
数学建模·matlab·分类·数据挖掘·回归·逻辑回归·代码分享
hexiaoyan8271 天前
国产化FPGA开发板:2050-基于JFMK50T4(XC7A50T)的核心板
fpga开发·工业图像输出·vc709e板卡·zynq 通用计算平台·模拟型号处理
雨洛lhw1 天前
The Xilinx 7 series FPGAs 设计PCB 该选择绑定哪个bank引脚,约束引脚时如何定义引脚电平标准?
fpga开发·bank·电平标准
红糖果仁沙琪玛1 天前
FPGA ad9248驱动
fpga开发