FPGA性能/功耗块 RAM 利弊取舍

性能 / 功耗块 RAM 利弊取舍
有多种方式来打破内存配置以满足特定的需求。对特定设计的要求可以是性能，功耗或两者的混合。
以下示例强调了可以生成以实现您的需求的不同结构。对于 UltraScale 和更高版本的器件，综合可以限制使用
CASCADE_HEIGHT 属性进行性能 / 功耗折衷的块 RAM 的级联。属性的用法和参数在 《 Vivado Design Suite 用户指南：
综合》 (UG901) [ 参照 18] 进行了介绍。
下图显示了用于更高性能 （时序）的 32K x 32 内存配置示例。

该实现方案中，所有块 RAM 一直处于使能状态 （对于每次读取或写入）而且消耗更多功耗。
下图显示了级联所有块 RAM 的低功耗示例。

该实现方案中，由于每次 （从每个单元中）只选择一个块 RAM ，因此动态功耗几乎减半。 UltraScale 器件块 RAM 有
专用级联多路复用器和布线结构，支持构建宽而深的存储器，需要一个以上的块 RAM 原语，采用极高能效的配置。
下图显示了如何限制级联并同时获得功耗和性能提高，通常不需要在性能上进行权衡。

在该实现中，因为一次选择 8 个块 RAM ，所以动态功耗贡献比高性能结构好，但不如低功耗结构好。与低功耗结构相
比，该结构的优点在于，在级联路径中仅使用 4 个块 RAM ，这与在低功耗结构的关键路径中的 32 个块 RAM 相比对目
标频率有影响。