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计算机硬件
分级存储体系
- 寄存器组（CPU）
- Cache（内存）
- 主存
- Flash（外存/辅存）
目的
解决存储的容量、价格和速度之间的矛盾。
特点
接近CPU的存储器，容量更小、速度更快、成本更高。
接近辅存的存储器，容量更大、速度更慢、成本更低。
硬件组成
CPU
CPU分为运算器和控制器。
运算器
- 累加寄存器AC，为ALU提供工作区。
- 算数逻辑单元ALU，执行运算。
- 状态条件寄存器PSW，运算过程的异常中断响应。
控制器
- 控制单元CU，执行控制。
- 指令译码器ID，指令翻译。
- 指令寄存器IR，用来存放下一条执行的指令。
- 程序计数器PC，用来存放下一条执行的指令在内存单元的地址。
主存储器
- 地址寄存器（MAR），存放地址和指令关联关系。
- 数据缓冲寄存器（MDR），存放数据。
集成到CPU，命名移除M。
指令系统
| 特点 | 复杂指令系统（CISC） | 精简指令系统（RISC） |
|---|---|---|
| 指令要求 | 指令数量多、种类多，长度不固定。 | 指令种类少，长度固定。 |
| 寻址方式 | 寻址方式丰富。 | 寻址方式少。 |
| 实现方式 | 与主存直接交互，微程序空值。 | 用硬布线逻辑控制。流水线技术。与寄存器交互。 |
| 编译 | 编译复杂。 | 优化的编译器。 |
流水线
5级流水线结构：取指令、分析指令、取操作数、运算、写会结果。分别用5个子部完成。
- 流水线周期=流水线执行周期最长的一段的耗时
- 最大吞吐率=流水线周期的倒数
- 不使用流水线总耗时（串行执行时间）=流水线指令总耗时×n
- 使用流水线总耗时（并行执行时间）=流水线指令总耗时 + (n-1)×流水线周
- 加速比=不使用流水线总耗时/使用流水线总耗时
- 吞吐率=指令条数/使用流水线总耗时
内存按字节编址
8K×4b的存储器芯片，构成84000H到8FFFFH的内存，共需几片。
按4bit编址为一个数据位。
1字节=8bit=2片。
8FFFF-84000+1
=90000-84000
=C000
=12*16^3
=3*22*212
=3*2^14
=3*2^4*1K
=48K
math
(48K×8bit)/(8K×4bit)=12磁盘阵列
容量=(n-1)*最小容量的磁盘容量
其中一块磁盘，存放校验信息。