labview RT FPGA使用技巧 基础知识

直接创建模版里的FPGA项目,检测现有系统直接IP连接

需要先对网络进行设置:网路状态:更改适配器选项,以太网属性找到IPV4,配置成和MAX-点远程系统-右边的配置成一样,不过最后一位要小一点,然后在创建项目的检测设备处把IP地址写上(和MAX一样的)

在项目列表中的NI-CRIO右键-连接可以看是否连接成功

FPGA层vi写完点运行自动编译

CRIO层创建先添加FPGA层的VI引用

空白项目的话新建CRIO需要再项目里建不在我的电脑里建

单周期定时循环里面东西不能太多,传播延时必须小于时钟周期,不然会超过25微秒出现问题,可以用于来触发了才开始任务

FPGA中的编程不要再一个while里放太多东西,分成多个并行循环

FPGA可以用局部变量,用反馈节点替代移位寄存器

如果在While循环中使用单周期定时循环,则将TRUE常量连接到条件接线端,使得定时循环内的代码在While循环的每个周期执行一次。

在FPGA VI中使用固定大小的数组

FPGA模块不支持双精度或扩展精度浮点数。

RT需要用队列存数据,不能一个一个传,要一组一组传,够多少个了再队列给传出去,上位机下位机使用TCPIP通讯

PXI用RT需要fliexer什么玩意的卡,CRIO里面自带FPGA

RT的启动,有通讯了就运行了,上电就开始跑,下电就停止,没有状态机,死循环

FPGA采集到的数都是定点数,整数位和小数位都是定好的,不过可以转化

FPGA在选择VI时可以选择一直运行

扫描接口模式无需对FPGA进行开发,也无需编程实现 FPGA 和主机 VI 之间的通信。所以一般使用FPGA接口模式

FPGA采集热电偶需要有专门的vi将毫伏信号转化为温度值(减去冷端补偿)

相关推荐
北京阿尔泰科技厂家7 小时前
任意波形发生器——2路同步DA模拟量输出卡
fpga开发·自动化·数据采集·仪器仪表·任意波形发生器
坚硬果壳_9 小时前
【持续更新】 CDC 跨时钟域处理
fpga开发·硬件架构·ic设计
nanxl114 小时前
FPGA-DDS信号发生器
fpga开发·verilog·vivado
黄埔数据分析16 小时前
RecoNIC 入门:SmartNIC 上支持 RDMA 的计算卸载-FPGA-智能网卡-AMD-Xilinx
fpga开发
nanxl118 小时前
FPGA-数字时钟
fpga开发·verilog·vivado
尤老师FPGA1 天前
LVDS系列9:Xilinx 7系可编程输入延迟(二)
单片机·嵌入式硬件·fpga开发
内有小猪卖1 天前
时序约束 记录
fpga开发
Cao1234567893212 天前
FPGA时钟设计
fpga开发
JNTeresa2 天前
锁存器知识点详解
fpga开发
Cao1234567893212 天前
FPGA基础之基础语法
fpga开发