labview RT FPGA使用技巧 基础知识

直接创建模版里的FPGA项目,检测现有系统直接IP连接

需要先对网络进行设置:网路状态:更改适配器选项,以太网属性找到IPV4,配置成和MAX-点远程系统-右边的配置成一样,不过最后一位要小一点,然后在创建项目的检测设备处把IP地址写上(和MAX一样的)

在项目列表中的NI-CRIO右键-连接可以看是否连接成功

FPGA层vi写完点运行自动编译

CRIO层创建先添加FPGA层的VI引用

空白项目的话新建CRIO需要再项目里建不在我的电脑里建

单周期定时循环里面东西不能太多,传播延时必须小于时钟周期,不然会超过25微秒出现问题,可以用于来触发了才开始任务

FPGA中的编程不要再一个while里放太多东西,分成多个并行循环

FPGA可以用局部变量,用反馈节点替代移位寄存器

如果在While循环中使用单周期定时循环,则将TRUE常量连接到条件接线端,使得定时循环内的代码在While循环的每个周期执行一次。

在FPGA VI中使用固定大小的数组

FPGA模块不支持双精度或扩展精度浮点数。

RT需要用队列存数据,不能一个一个传,要一组一组传,够多少个了再队列给传出去,上位机下位机使用TCPIP通讯

PXI用RT需要fliexer什么玩意的卡,CRIO里面自带FPGA

RT的启动,有通讯了就运行了,上电就开始跑,下电就停止,没有状态机,死循环

FPGA采集到的数都是定点数,整数位和小数位都是定好的,不过可以转化

FPGA在选择VI时可以选择一直运行

扫描接口模式无需对FPGA进行开发,也无需编程实现 FPGA 和主机 VI 之间的通信。所以一般使用FPGA接口模式

FPGA采集热电偶需要有专门的vi将毫伏信号转化为温度值(减去冷端补偿)

相关推荐
我爱C编程6 小时前
【仿真测试】基于FPGA的完整16QAM通信链路实现,含频偏锁定,帧同步,定时点,Viterbi译码,信道,误码统计
fpga开发·16qam·帧同步·卷积编码·viterbi译码·维特比译码·频偏锁定
s09071361 天前
ZYNQ DMA to UDP 数据传输系统设计文档
网络协议·fpga开发·udp
燎原星火*1 天前
QSPI IP核 基本参数
fpga开发
XINVRY-FPGA1 天前
XCVU9P-2FLGC2104I Xilinx AMD Virtex UltraScale+ FPGA
嵌入式硬件·机器学习·计算机视觉·fpga开发·硬件工程·dsp开发·fpga
FPGA_小田老师1 天前
FPGA Debug:PCIE一直自动重启(link up一直高低切换)
fpga开发·pcie debug·pcie初始化问题
hexiaoyan8271 天前
视频信号检测板卡:208-Base Camera Link 图像信号模拟器
fpga开发·图像信号模拟器·视频信号检测·视频信号分析·智能图像分析
竹君子1 天前
新能源知识库(151) RTDS和RT-LAB比较
fpga开发
brave and determined1 天前
可编程逻辑器件学习(day34):半导体编年史:从法拉第的意外发现到塑造现代文明的硅基浪潮
人工智能·深度学习·fpga开发·verilog·fpga·设计规范·嵌入式设计
FPGA_Linuxer1 天前
RFSOC PCIE 4.0读写测试
fpga开发
坏孩子的诺亚方舟1 天前
FPGA系统架构设计实践8_复位参考设计
fpga开发·系统架构·复位