纯FPGA控制AD9361的思路和实现之一 概述

我们知道PS通过内存映射方式方式用户的IP,具体是将用户的逻辑做成AXI_LITE_SALVE外设,PS做为AXI_LITE_MASTER去控制。

在ZYNQ系统中存在PS所以这个架构和思路很流行,ADI出的配置软件无线电子板的DEMO基本都是基于这样的架构。比如下图【上截图】。

但是在纯FPGA里面没有PS我们要实现这些软件有C语言代码,硬件有AXI_LITE_MASTER功能的就显得更加实用了。我们分别考虑这两个方面:

1,c语言的实现可以使用PC机或者单片机(STM32这样C编译器比较好的单片机)。

2,AXI_LITE_MASTER我们可以自己写一个,跟单片机或者上位机通过串口进行通讯。

这样实际操作的时候我们可以在PC电脑上运行ADI官方提供的DEMO程序,当需要通过AXI_LITE总线控制时候,就调用串口发送规定好的数据包实现对IP内部寄存器的读写。受限于串口速率,这里进行配置控制的速度确实慢了好多,但是好在配置不要求实时,并且数据流都在FPGA内部产生并消化,所以可以符合带宽和灵活性的要求。

相关推荐
匠行科技1 小时前
6U‑VPX 高密度异构处理板硬件方案实践
fpga开发·硬件工程
努力搬砖的小H2 小时前
FPGA应用技巧之AXI4-FULL-uiFDMA IP仿真验证
经验分享·fpga开发·axi
hexiaoyan82714 小时前
高速图像采集卡处理板卡设计原理图:10-基于TMS320C6678+XC7K325T的6U CPCI Full Camera Link图像处理平台
fpga开发·高速图像采集·图像采集卡·c6678板卡
szxinmai主板定制专家15 小时前
储能EMS + 协调控制器实战:RK3568/3576/3588+FPGA+AI 故障录波与诊断
人工智能·深度学习·机器学习·fpga开发·rk3588·rk3576·协调控制器
星夜离尘5618 小时前
FPGA 定点数缩位:截断、舍入与饱和,避免溢出回绕
fpga开发·定点数
星夜离尘5619 小时前
I²C总线卡死:先分清SCL拉低、SDA拉低,再谈9个时钟恢复
fpga开发·verilog·i2c
鸥梨菌Honevid1 天前
STA 与 CDC
fpga开发
科恒盛远1 天前
ZU902 与 FMC200 高速采集示波器实测
fpga开发
NamoAmitabha1281 天前
日常问答1---deepseek
fpga开发
鸥梨菌Honevid1 天前
异步FIFO为什么用打两拍的格雷码?
fpga开发