`timescale 1ns/1ps的意义

使用Xilinx的IDE创建新代码文件的时候,IDE会自动添加上一个`timescale 1ns/1ps。

1、`timescale 1ns/1ps只作用于软件仿真,不参与实际的编译。

2、`timescale 1ns/1ps的功能和定义

`timescale 仿真延时/仿真精度

以下面的一段代码为例

复制代码
module sim_prbs_test;
    reg clk;
    reg reset;
    wire [7:0] prbs_out;
    wire error;

    prbs_test uut (
        .clk(clk),
        .reset(reset),
        .prbs_out(prbs_out),
        .error(error)
    );

    initial begin
        clk = 0;
        reset = 1;
        #10 reset = 0;
        #1000 $stop;
    end

    always #5 clk = ~clk;

    initial begin
        $monitor("Time: %0d, PRBS Out: %b, Error: %b", $time, prbs_out, error);
    end
endmodule

`timescale 1ns/1ps的含义:

1\]1ns表示仿真延时, #1 = 1ns,比如代码中的#10 reset = 0; 就是等待10ns后,reset置0. \[2\]1ps是仿真的计算精度,也就是仿真后的结果图上能呈现的最小颗粒度是1ps,颗粒度越小,仿真计算的过程越漫长,所以大型仿真计算最好根据实际情况调整这个值,以提高仿真速度。1ps其实是非常小的结果,1ps对应的频率是1THz,如下图的时间轴。 ![](https://i-blog.csdnimg.cn/direct/558da53d70b2402c9eee5abfb30712dc.png) 而FPGA内部的逻辑通常也就是在500MHz(局部)以内的,大多数仿真不需要这么高的精度,尤其是做功能仿真的时候。

相关推荐
博览鸿蒙15 小时前
FPGA 工程中常见的基础硬件问题
fpga开发
GateWorld19 小时前
FPGA 实现无毛刺时钟切换
fpga开发·实战·无毛刺时钟
Seraphina_Lily20 小时前
从接口选型到体系结构认知——谈 CPU–FPGA–DSP 异构处理系统与同构冗余设计
fpga开发
Seraphina_Lily1 天前
CPU–FPGA–DSP 异构系统中的总线接口选型——为什么 CPU 用 eLBC,而 DSP 用 XINTF?
fpga开发
GateWorld1 天前
FPGA开发十年心路
fpga开发
ALINX技术博客2 天前
【ALINX 教程】FPGA Multiboot 功能实现——基于 ALINX Artix US+ AXAU25 开发板
fpga开发·fpga
Genevieve_xiao2 天前
【verilog】如何一小时成为verilog高手(并非
fpga开发
从此不归路2 天前
FPGA 结构与 CAD 设计(第3章)上
ide·fpga开发
Aaron15882 天前
基于VU13P在人工智能高速接口传输上的应用浅析
人工智能·算法·fpga开发·硬件架构·信息与通信·信号处理·基带工程
碎碎思2 天前
在 FPGA 上实现并行脉冲神经网络(Spiking Neural Net)
人工智能·深度学习·神经网络·机器学习·fpga开发