分享一篇LVDS的调试笔记,简单实现了LVDS RX的时钟沿及bit位序调整。
1. 调试环境
zynq开发板的bank13使用2.5V供电,差分走线在XH2.54排针引出LVDS引脚,支持LVDS25 IO标准。使用短杜邦线连接进行本板发送接收回环。由于杜邦线并非差分走线,所以LVDS频率降低为200MHz。
软件 | vivado2021.1 |
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硬件 | ZYNQ PI开发板(xc7z020) |
2. 程序设计
此IP用于板卡间LVDS通信,使用xc7z020平台验证,理论上程序兼容xilinx 7 Series系列芯片,其他系列或厂家的芯片可在此程序修改适配,功能框图如下:
2.1. 程序结构

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top_lvds:顶层模块,用于产生发送的数据,例化rx tx模块。
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lvds_tx:lvds发送模块,将并行数据转串行发送。
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lvds_rx:lvds接收模块,将串行数据接收转并行。
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clk_wiz_0:pll,50MHz外部晶振输入,150MHz、25MHz、200MHz时钟输出。
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clk_wiz_1:pll,25MHz LVDS时钟引脚输入,25MHz、200MHz时钟输出。
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ila_0:用于抓信号调试。
2.2. 模块详解
2.2.1. top_lvds
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通过1段式状态机控制发送数据,先发送65535个0x5c,之后发送递增数据。
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pll输入为50MHz的外部晶振,输出150MHz时钟用于IDELAYCTRL原语模块做参考时钟,输出25MHz、200MHz时钟用于LVDS发送。
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IDELAY或者ODELAY的延迟精度是由IDELAYCTRL的输入时钟决定的,调整刻度=1/( REFCLK 322)。
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REFCLK推荐值为200MHz,但本实验LVDS频率只有200MHz,半个时钟周期为2500ps,需要减小REFCLK使调整范围变大。REFCLK=150MHz时,调整刻度为104ps,104ps * 31 = 3224ps大于200MHz的半个时钟周期,满足调整要求。
2.2.2. lvds_tx
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OSERDESE2原语模块用于并行转串行输出,数据格式为SDR单边沿模式。
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tx_clk =25MHz;tx_clk_x8 =200MHz。
2.2.3. lvds_rx
delay状态机不断增加delay值,检测rx_data数据跳变,跳变说明delay刚好到时钟边沿。
bslip状态机不断滑位,直到匹配到模板数据0x5c。
3. 功能仿真
此仿真为实现后带时序仿真
3.1. 数据和时钟
LVDS时钟25M,数据200M,一个时钟周期发送8bit数据
3.2. 延时和滑位
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未延时和移位时,tx发送0x5c匹配码,rx接收到为0xe2。
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不断改变delay值,当delay=0x0c时数据变化,说明到达数据边沿,然后将延时加上或者减去四分之一个时钟周期,使采样位于数据中心。
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bslip发送脉冲进行移位,当检测到0x5c匹配码时,移位完成。
4. 时序和资源
4.1. 时序
存在一个时序报红。
- IDELAYCTRL的REFCLK不能低于190MHz,本实验实验杜邦线回环,LVDS只能跑到200MHz,为了增大IDELAY延时刻度,强行将REFCLK降为150MHz。正式产品LVDS速度可以提高,REFCLK为200MHz时,此报红会消除。
1.1. 资源

5. 上板测试
接线如下:
通过ila抓取信号,发送的数据回环接收正常;状态机状态正常