第二章 多电源域供电框架图
2.1 电源域层级架构设计
2.1.1 四级电源域体系
Level 3: 可选域
Optional Domain Level 2: 功能域
Functional Domain Level 1: 核心域
Essential Domain Level 0: 常开域
Always-On Domain 供电 供电 供电 控制信号 控制信号 控制信号 高精度ADC 模拟域 DAC/比较器 温度传感器 2.4GHz收发器 射频域 射频前端 天线匹配网络 AES加速器 安全域 真随机数发生器 安全存储 闪存控制器 存储域 SRAM阵列 缓存控制器 定时器/PWM 数字外设域 通信接口 DMA控制器 GPIO阵列 Cortex-M3核心 核心Buck NVIC & SysTick 调试子系统 系统控制寄存器 唤醒检测单元 RTC LDO 关键配置存储器 电源监控前端 32kHz晶体振荡器
2.1.2 电源域技术规格表
| 电源域 | 电源名称 | 电压范围 | 最大电流 | 精度要求 | 纹波要求 | 状态保持 |
|---|---|---|---|---|---|---|
| 常开域 | VDD_RTC | 1.2-1.5V | 5mA | ±2% | <50mV | 始终开启 |
| VDD_WKUP | 1.8-3.3V | 2mA | ±3% | <100mV | 事件触发 | |
| 核心域 | VDD_CORE | 0.8-1.4V | 200mA | ±1% | <30mV | 睡眠保持 |
| VDD_FLASH | 1.8-3.3V | 50mA | ±2% | <50mV | 按需开启 | |
| 存储域 | VDD_SRAM | 1.2V | 100mA | ±1.5% | <20mV | 分区保持 |
| VDD_RAMRET | 1.0V | 10mA | ±5% | <100mV | 深度睡眠 | |
| 数字域 | VDD_DIG | 1.8/3.3V | 150mA | ±2% | <50mV | 按需关闭 |
| VDD_IO | 1.8/3.3V | 100mA | ±3% | <100mV | 状态保持 | |
| 模拟域 | AVDD_ADC | 3.3V | 30mA | ±0.5% | <5mV | 独立开关 |
| AVDD_PLL | 1.8V | 20mA | ±1% | <3mV | 时钟保持 | |
| AVDD_REF | 3.3V | 5mA | ±0.1% | <1mV | 温度补偿 | |
| 射频域 | RFVDD_PA | 3.3V | 100mA | ±2% | <10mV | 突发供电 |
| RFVDD_VCO | 3.3V | 15mA | ±1% | <3mV | 预热保持 | |
| 安全域 | VDD_SEC | 1.2V | 50mA | ±1% | <20mV | 独立隔离 |
2.2 供电网络拓扑设计
2.2.1 三阶供电网络架构
常开域独立供电 第三阶: 终端调节级 第二阶: 中间分配级 第一阶: 输入调理级 RTC LDO VDD_RTC
1.5V 唤醒检测 配置存储 动态Buck转换器 VDD_CORE
0.8-1.4V LDO阵列 AVDD_ADC
3.3V AVDD_PLL
1.8V RFVDD_PA
3.3V 开关矩阵 外设电源域1 外设电源域2 外设电源域3 保持LDO VDD_RET
1.0V 主Buck转换器 VDD_INT
1.8V 高效Buck转换器 VDD_SW
3.3V 基准发生器 VREF
1.25V 理想二极管 VBAT 3.0-4.2V VUSB 5.0V VEXT 3.3V/5V 输入保护电路 预调节器 VIN_MAIN
3.0-5.5V
2.2.2 关键路径阻抗预算
| 电源路径 | 最大电流 | 允许压降 | 最大阻抗 | 实现方式 |
|---|---|---|---|---|
| VDD_CORE路径 | 200mA | 30mV | 150mΩ | 专用宽金属层，多打孔 |
| AVDD_ADC路径 | 30mA | 5mV | 167mΩ | 模拟顶层金属，屏蔽保护 |
| RFVDD_PA路径 | 100mA | 50mV | 500mΩ | 单独电源引脚，外部电感<1nH |
| VDD_SRAM路径 | 100mA | 20mV | 200mΩ | 网格状供电，分布式去耦 |
| VDD_IO路径 | 100mA | 100mV | 1Ω | 中等宽度走线，外部去耦 |
2.2.3 去耦网络设计
片上去耦电容采用分级策略：
高频去耦 (>100MHz):
- MOS电容: 每电源域本地放置
- 容量: 100pF-1nF
- 目标阻抗: <0.1Ω @ 100MHz
中频去耦 (1-100MHz):
- MIM电容: 模块级分布
- 容量: 1-10nF
- 目标阻抗: <0.5Ω @ 10MHz
低频去耦 (<1MHz):
- MOS电容阵列: 芯片边缘
- 容量: 0.1-1μF
- 目标阻抗: <1Ω @ 1MHz
外部去耦:
- 封装引脚附近: 1-10μF陶瓷电容
- PCB电源平面: 10-100μF电解电容2.3 物理实现架构
2.3.1 芯片布局规划
┌─────────────────────────────────────────────────────┐
│ 芯片布局规划 │
├─────────────────────────────────────────────────────┤
│ ┌─────────┬─────────┬─────────┬─────────┬─────────┐ │
│ │ 电源 │ 模拟 │ 数字 │ 射频 │ 测试/ │ │
│ │ 引脚 │ 接口 │ 接口 │ 接口 │ 调试 │ │
│ └─────────┴─────────┴─────────┴─────────┴─────────┘ │
│ ┌─────────────────────────────────────────────────┐ │
│ │ 外环区域 (噪声源) │ │
│ │ ┌───────┐ ┌───────┐ ┌───────┐ ┌───────┐ │ │
│ │ │功率开 │ │栅极驱 │ │数字控 │ │I/O缓 │ │ │
│ │ │关管 │ │动器 │ │制逻辑 │ │冲器 │ │ │
│ │ └───────┘ └───────┘ └───────┘ └───────┘ │ │
│ └─────────────────────────────────────────────────┘ │
│ ┌─────────────────────────────────────────────────┐ │
│ │ 中环区域 (中等) │ │
│ │ ┌───────┐ ┌───────┐ ┌───────┐ ┌───────┐ │ │
│ │ │Buck控 │ │LDO调 │ │电流检 │ │保护比 │ │ │
│ │ │制器 │ │整管 │ │测电路 │ │较器 │ │ │
│ │ └───────┘ └───────┘ └───────┘ └───────┘ │ │
│ └─────────────────────────────────────────────────┘ │
│ ┌─────────────────────────────────────────────────┐ │
│ │ 内环区域 (敏感) │ │
│ │ ┌───────┐ ┌───────┐ ┌───────┐ ┌───────┐ │ │
│ │ │PLL与 │ │ADC/ │ │射频 │ │误差放 │ │ │
│ │ │时钟电 │ │DAC核 │ │VCO │ │大器 │ │ │
│ │ │路 │ │心 │ │ │ │ │ │ │
│ │ └───────┘ └───────┘ └───────┘ └───────┘ │ │
│ └─────────────────────────────────────────────────┘ │
│ ┌─────────────────────────────────────────────────┐ │
│ │ 中心区域 (最敏感) │ │
│ │ ┌───────┐ ┌───────┐ ┌───────┐ ┌───────┐ │ │
│ │ │基准电 │ │温度传 │ │RTC振 │ │精密偏 │ │ │
│ │ │压源 │ │感器 │ │荡器 │ │置电路 │ │ │
│ │ └───────┘ └───────┘ └───────┘ └───────┘ │ │
│ └─────────────────────────────────────────────────┘ │
└─────────────────────────────────────────────────────┘2.3.2 隔离策略实现
1. 衬底隔离技术：
深度N阱隔离:
- 模拟电路: 三重N阱隔离
- 数字电路: 标准N阱
- 功率器件: 深N阱+隔离环
保护环设计:
- P+保护环: 接AVSS
- N+保护环: 接AVDD
- 双保护环: 敏感电路周围
- 间距规则: >5μm 隔离距离2. 电源网络隔离：
独立电源轨:
- 模拟电源: AVDD/AVSS，专用金属层
- 数字电源: VDD/VSS，多层金属并联
- 功率电源: PVDD/PVSS，厚金属层
- 衬底偏置: VBB，单独引出
星型接地:
- 模拟地: 单点连接到系统地主干
- 数字地: 网格状连接到系统地主干
- 功率地: 低阻抗路径直接到外部地
- 衬底地: 单独引脚控制衬底电位2.4 详细供电系统框架图
2.4.1 完整PMU系统框图
控制接口 监控与保护 常开电源域 模拟/射频电源 外设电源管理 核心电压调节 主功率转换 状态机 电源序列控制器 时序发生器 配置寄存器 APB从接口 状态寄存器 中断控制器 解码器 各模块控制信号 电压监测 16通道ADC 电流监测 温度监测 过压保护 快速比较器 欠压保护 过流保护 故障逻辑 故障记录器 系统响应 RTC LDO VDD_RTC 1.5V 唤醒检测LDO VDD_WKUP 1.8-3.3V 超低噪声LDO AVDD_ADC 3.3V 低噪声LDO AVDD_PLL 1.8V 快速响应LDO RFVDD_PA 3.3V LDO阵列控制器 LDO组1: GPIO/定时器 LDO组2: 通信接口 LDO组3: DMA/外设 开关矩阵 可配置域1 可配置域2 可配置域3 动态Buck转换器 DVFS控制器 VDD_CORE 0.8-1.4V 睡眠LDO VDD_RET 1.0V Flash LDO VDD_FLASH 1.8-3.3V 多相Buck控制器 VIN_MAIN 3.0-5.5V 相位1:功率管 相位2:功率管 VDD_SW 1.8-3.3V 高效Buck VDD_INT 1.8V 基准发生器 VREF 1.25V 锂电池 2.8-4.2V 电源选择器 USB 5.0V 外部电源 3.3V/5V 理想二极管控制器 过压/欠压保护 浪涌电流限制 Cortex-M3核心 闪存控制器 SRAM保持 高精度ADC 系统PLL 射频前端 RTC与唤醒逻辑
2.4.2 关键信号流向说明
控制信号流（自上而下）：
- 配置阶段：APB接口写入配置寄存器 → 解码器产生模块配置
- 启动阶段：电源序列控制器初始化 → 状态机控制启动流程 → 时序发生器产生精确时序
- 运行阶段：监控模块反馈 → 故障逻辑决策 → 系统响应调整
功率信号流（自下而上）：
- 能量输入：外部电源 → 输入管理 → 主功率转换
- 能量分配：中间电压轨 → 各级调节器 → 终端负载
- 能量监控：各节点采样 → ADC数字化 → 逻辑处理
反馈信号流（闭环控制）：
- 电压反馈：输出电压采样 → 误差放大器 → PWM调制器
- 电流反馈：电流检测 → 保护比较器 → 限流控制器
- 温度反馈：温度传感器 → 热管理逻辑 → 降额控制
2.5 封装与引脚规划
2.5.1 QFN-32封装引脚分配
顶视图 (俯视封装):
┌─────────────────────┐
│ 1 ○ 32 ○│ VIN_USB (USB输入)
│ 2 ○ 31 ○│ VIN_BAT (电池输入)
│ 3 ○ 30 ○│ VIN_EXT (外部输入)
│ 4 ○ QFN-32 29 ○│ PGND (功率地)
│ 5 ○ 4x4mm 28 ○│ VDD_SW (开关电压输出)
│ 6 ○ 27 ○│ LX1 (Buck1开关节点)
│ 7 ○ Exposed 26 ○│ LX2 (Buck2开关节点)
│ 8 ○ Pad 25 ○│ VDD_INT (内部逻辑电压)
│ 9 ○ 24 ○│ VREF (基准电压输出)
│10 ○ 23 ○│ AVDD_ADC (ADC电源输出)
│11 ○ 22 ○│ AVSS (模拟地)
│12 ○ 21 ○│ AVDD_PLL (PLL电源输出)
│13 ○ 20 ○│ RFVDD_PA (射频PA电源)
│14 ○ 19 ○│ VDD_CORE (核心电压输出)
│15 ○ 18 ○│ VDD_FLASH (Flash电压输出)
│16 ○ 17 ○│ VDD_RTC (RTC电源输出)
└─────────────────────┘
底部裸露焊盘分配:
┌─────────────────┐
│ 中心: PGND (主地)│
│ 四周: 热扩散区域 │
└─────────────────┘2.5.2 关键引脚设计规则
功率引脚：
- 开关节点(LX): 相邻引脚分配给同一相位，减小环路电感
- 电源输入(VIN): 多引脚并联，每引脚可承受2A电流
- 电源输出: 根据电流需求分配引脚数量，VDD_CORE使用4个并联引脚
敏感引脚：
- 基准/模拟电源: 远离开关节点，相邻引脚接地屏蔽
- 反馈引脚: 短路径到芯片内部，避免PCB走线引入噪声
- 时钟/使能: 施密特触发器输入，抗噪声能力强
测试引脚：
- 生产测试: 保留2个引脚用于量产测试
- 调试接口: 1个引脚用于内部状态监控
- 工艺监控: 1个引脚用于工艺角测试
2.6 设计验证与仿真框架
2.6.1 仿真测试点规划
在关键节点设置仿真测试点，确保设计可验证：
| 测试点 | 测试内容 | 目标值 | 容差 |
|---|---|---|---|
| TP1: VIN_SYS | 输入电压范围 | 3.0-5.5V | ±0.1V |
| TP2: VDD_SW | 开关电压纹波 | <30mVpp | ±5mV |
| TP3: VDD_CORE | 负载瞬态响应 | 跌落<100mV | ±10mV |
| TP4: AVDD_ADC | 电源抑制比 | >80dB @ 1kHz | ±3dB |
| TP5: LX节点 | 开关噪声频谱 | 峰值<500mV | ±50mV |
| TP6: VREF | 基准温度系数 | <50ppm/°C | ±5ppm |
| TP7: 地弹噪声 | 数字开关地噪声 | <50mV | ±10mV |
2.6.2 跨域耦合分析
建立耦合模型，分析各电源域间的相互影响：
噪声耦合路径分析:
1. 传导耦合:
- 电源网络阻抗耦合
- 地平面公共阻抗耦合
2. 辐射耦合:
- 磁场耦合: 开关电流环路
- 电场耦合: 高dV/dt节点
3. 衬底耦合:
- 数字噪声通过衬底影响模拟电路
- 功率器件热载流子注入
抑制措施:
- 电源域解耦: 独立LDO供电
- 物理隔离: 保护环和隔离槽
- 时序错开: 数字开关与采样时刻错开
- 滤波: 片上和片外滤波结合2.7 本章总结
本章详细阐述了多电源域供电框架的设计，其核心创新点和科学依据包括：
2.7.1 框架创新点
- 四级电源域体系：实现从常开到可选域的渐进式管理
- 三阶供电网络：分离输入调理、中间分配和终端调节
- 同心圆布局策略：基于噪声敏感性的物理布局
- 综合隔离方案：结合深度N阱、保护环、星型接地等多重隔离技术
2.7.2 设计科学依据
- 基于物理定律：阻抗预算基于欧姆定律，去耦设计基于频域阻抗分析
- 基于统计规律：蒙特卡洛分析确保工艺变化下的鲁棒性
- 基于系统理论：控制信号流、功率信号流、反馈信号流分离设计
- 基于可靠性工程：降额设计、冗余设计、故障树分析贯穿始终
2.7.3 可质疑性应对
本框架的每个设计决策都具备：
- 明确的物理基础（电路原理、半导体物理）
- 量化的性能指标（表格化、可测量）
- 可验证的实现方案（仿真点、测试计划）
- 备选的容错机制（保护电路、降级模式）
下一章将深入电源时序设计，详细阐述各电源域的上电/下电时序、模式切换机制以及时序验证方法，确保系统的稳定启动和安全关断。