AGM FPGA AG10K 使用Supra新建Quartus工程开发教程

本教程主要针对,使用Supra新建Quartus工程并进行持续开发,而非只是工程转换教程,不需要使用EP4开发完再转换,直接使用AG10K上手开发。

第一步,新建工程 File-> new project 选择路径并输入工程名称

第二步,进入Tools -> Migrate 界面。

Select migrate from directory:不是工程转换,所以留空;

In put design name:直接从键盘输入名称,也就是你的quartus工程名称。

Select ve file:留空,这样子在Quartus工程里面绑定引脚即可,绑定后在Quartus编译(Start Compilation)后生效,不需要重新Migrate。

备注(ve不留空时需要注意的):除非你用的是非直接替换型号才需要指定VE,一旦指定VE,当VE文件修改后,则需要重新Migrate。每次migrate都会自动导入文件夹下全部v文件,包括生成的xxx_route.v这个文件会导致quartus编译失败,需要在quartus内移除这个文件。

点击Next后,如下图:

第三步,出现上图界面时,打开工程目录找到生成的Quartus工程,点击启动Quartus,然后先简单编写一个v代码,和使用Pin Planner绑定引脚。

然后在Quartus内找到Tools-> Tcl Script... 然后选择 af_quartus.tcl然后点击run,运行结束后,返回Supra,再一次点击Next.

第四步:点击Finish即可对Quartus编译出来的vo文件进行布线。布线完成后会生成FPGA的烧录文件。

此后。引脚变动,只需要在Quartus的Pin Planner内绑定,然后重新编译。代码变动也是重新在Quartus编译,然后只在Supra内点击Tools - > Compile 然后点击Run即可生成最新的烧录文件。

第五步:烧录。点击Supra的 Tools -> Program,链接USB Blaster,选择布线出来的prg文件,然后点击Program即可。

此外,Signal Top Logic均可正常使用

相关推荐
坏孩子的诺亚方舟16 天前
FPGA系统架构设计实践15_高云Arora V系列时钟体系
fpga开发·系统架构
FPGA小徐16 天前
入门 CNN 结构全解析|从流程图理论到 FPGA Verilog 硬件实现(含习题带讲解)
fpga开发
FPGA小徐16 天前
FPGA 数字信号处理:并行 FIR 与串行滤波器设计原理、对比与完整 Verilog 实现
fpga开发
Saniffer_SH17 天前
【高清视频】Gen6 服务器还没到,Gen6 SSD 怎么测?Emily 现场演示三种测试环境
人工智能·驱动开发·测试工具·缓存·fpga开发·计算机外设·压力测试
zlinear数据采集卡17 天前
双核架构深度解析:ARM+FPGA如何让数据采集卡实现500Ksps高性能?
arm开发·fpga开发·架构
9527华安17 天前
FPGA实现GTH Transceivers Wizard传输2路视频,基于aurora 8b10b编解码架构,提供4套工程源码和技术支持
fpga开发·gth·aurora 8b10b·transceivers
FPGA小徐18 天前
FPGA 数字信号处理(二):并行 FIR 滤波器的 Verilog 全流程设计与实现
fpga开发
国科安芯18 天前
基于AS32S601ZIT2型抗辐照MCU的商业航天卫星姿态确定与控制系统研究
单片机·嵌入式硬件·安全·fpga开发·架构·risc-v
ALINX技术博客18 天前
【黑金云课堂】FPGA技术教程FPGA基础:I2C 总线通信技术
fpga开发·i2c
Hello-FPGA18 天前
Xilinx KU040 FPGA Camera Link 图像采集
c++·fpga开发