注：本文为 "通信接口" 相关合辑。
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通信接口------时钟和信号
HD攻城狮一枚 原创已于 2024-05-22 09:07:26 修改
前言
区分各类通信接口可从三个维度展开：时钟同步方式、信号传输方向、时钟信号来源。
一、时钟同步和异步
通信接口的交互模式可根据是否依赖公共时钟信号（CLK）划分为同步传输与异步传输两类。
- 同步：通信双方采用统一的公共时钟信号（CLK），数据传输的时序严格遵循该时钟基准，确保收发双方时序协同。
- 异步：通信双方无需共享公共时钟，发送方通过特定的起始信号与停止信号，告知接收方数据的传输时序。
同步与异步的区别在于数据传输是否依赖公共时钟信号的时序基准，同步信号需严格参考时钟信号，而异步信号无需以 CLK 信号为基准。
（1）异步传输
异步传输将连续比特流划分为独立的字符单元进行传输，此类传输方式又称起止式通信。
异步传输的特征是：每帧数据的字符代码前后均配置起始位与停止位，用于标识字符的传输起止。以典型的 UART 异步通信数据格式为例：
数据传输启动时，通过严格的起始信号与停止信号实现时序同步，部分场景下可增设标志位或奇偶校验位提升传输可靠性。异步通信的特点为：实现机制简单，但其传输效率与速率较低；适用于误码率容忍度较高、对数据传输速率要求较低的场景，典型接口包括 UART、CAN 总线。
（2）同步传输
同步传输中，每个数据位的传输时间间隔严格一致，接收端需以与发送端相同的时间间隔捕获每一位数据。
无论是否处于数据传输状态，发送端与接收端的时序都需在每个二进制位周期上保持严格同步。收发双方采用同源时钟，通常在同步字符后连续传输大量数据块。
同步传输的特点是数据收发严格参考时钟信号，若时钟信号存在畸变或偏移，传输数据将出现错误。该传输方式省去了字符级的起止位开销，因此传输效率高、速率快，其传输速率直接由时钟频率决定。工程实践中常用的 I2C、SPI 接口均属于同步传输方式。
（3）同步和异步的差异
| 差异点 | 异步传输 | 同步传输 |
|---|---|---|
| 公共时钟 | 无需 | 需 |
| 传输方式 | 按字符逐位传输 | 按比特流连续传输 |
| 传输单位 | 字符 | 帧 |
| 传输速度 | 较低 | 较高 |
| 传输效率 | 较低 | 较高 |
| 时序要求 | 较低 | 较高 |
| 应用场合 | 低速接口场景 | 高速接口场景 |
| 典型接口 | UART/RS232 | I2C/SPI |
二、信号传输方向
前文根据数据传输是否依赖公共时钟，将接口传输方式分为同步传输与异步传输。若按数据传输的方向特性分类，可进一步分为单工、半双工与全双工三类。
（1）单工
单工通信是指接口间的信息传输仅能沿单一方向进行，无法实现反向数据交互，例如电视、广播、功放设备的信号传输。以 UART 通信的 RXD 引脚为例，信号仅能通过 RXD 引脚从发送设备向接收设备传输，接收设备的 RXD 引脚不可复用为其他功能。
（2）半双工
半双工通信的传输通道支持双向数据传输，但同一时刻仅能实现单向数据交互，无法同时进行双向传输，例如对讲机、智能音响等设备的通信。单板设计中常用的两线制 RS485 接口即属于半双工通信方式。
（3）全双工
全双工通信支持同一时刻的双向并行数据传输，无需像半双工通信那样进行传输方向切换，其传输通道始终具备双向数据交互能力，例如有线电话、手机等通信设备。单板设计中应用广泛的 UART（RXD/TXD）、SPI（SDI/SDO）均为全双工接口。
三、时钟的来源
两个集成电路（IC）间通信的时序模型主要分为三类：系统同步、源同步与自同步（SerDes）。
在 SerDes 技术普及前，芯片间的数据互联主要通过系统同步或源同步的并行接口实现。
图 所示为系统同步与源同步并行接口的结构示意图。
1、系统同步并行接口
芯片间数据传输的最简实现方式是通过输入/输出（I/O）引脚直接互联（见图 1）。由于数据通常包含多位信息，因此数据接口的位宽大于 1 bit。
如图 1 所示，芯片 1 内部的 n 位数据接口经输出端发送，通过 n 位互连链路传输，由芯片 2 的输入端接收并接入其内部 n 位数据通路。由于两个芯片的时钟信号均由同一时钟源提供，因此芯片间的数据传输具备严格的时序同步特性。
图 1. 芯片间并行数据总线
图 1 所示的并行数据总线存在两个固有缺陷：
第一个问题：引脚资源消耗
每个芯片需占用 n 个 I/O 引脚用于数据传输，尽管在早期设计中该开销可被接受，但随着摩尔定律的演进，芯片上可集成的电路规模大幅增长，而芯片封装的引脚密度增长速率远低于硅基电路的集成密度增长速率。因此，I/O 引脚的成本显著高于硅基电路本身，将 n 个 I/O 引脚专用于并行数据总线的设计方案，在多数现代芯片应用中已不再可行。
第二个问题：时序约束挑战
数据由芯片 1 基于时钟同步发送，芯片 2 需通过同一时钟信号同步捕获数据。芯片 2 输入端的数据必须满足相对于时钟输入的建立时间与保持时间要求，这些时序参数的计算需预留充足的余量，以覆盖两个芯片的时钟分配路径延迟、芯片内部触发器的启动与捕获延迟差异。
延迟特性会随芯片的工艺、电压、温度（PVT）条件变化，因此需额外增加余量以应对最坏情况。对于更高的时钟频率，通常需在芯片内集成锁相环（PLL）以调整时钟相位，补偿芯片内的时钟分布延迟并适应 PVT 条件的动态变化。当时钟频率达到一定阈值后，难以构建可靠传输数据的并行总线系统。
2、源同步并行接口
源同步是指通信双方的集成电路（IC）中，发送端在传输数据的同时，同步发送时钟信号，接收端以该同步时钟为基准捕获数据。
此类架构涵盖所有以输入时钟为基准捕获数据的接口形式，既包括发射端与接收端芯片共用的参考时钟方案，也包括发射端单独向接收端提供时钟的方案。两种情况下，源同步接口均无需额外的时钟恢复电路。
2.1 减少 I/O 引脚数量
首要解决的问题是减少芯片间数据传输的 I/O 引脚占用量。该目标通过以下方式实现：将芯片 1 输出的 n 位数据复用到 k 位互连链路（k < n），再由芯片 2 将 k 位互连链路的信号解复用为 n 位内部数据通路，具体结构如图 2 所示。优化后的系统中，每个芯片仅需 k 个 I/O 引脚即可实现数据传输，相比原始方案大幅减少了引脚消耗。
图 2. 串行化数据以减少引脚数量
引脚数量按 k:n 的比例减少时，参考时钟频率需按 n/k 的比例提升。由于噪声、电磁干扰（EMI）与功耗的限制，系统设计者通常避免在系统中分布高速参考时钟。实际应用中通常采用较低频率的参考时钟，通过芯片内的 PLL 倍频至所需频率，但倍频后的时钟相位变化与较高的数据传输频率相结合，会进一步加剧并行数据总线的时序约束问题。
2.2 时钟转发
图 3 所示架构在两个芯片的互连数据路径中增加一条高速时钟链路。假设时钟源提供的频率低于芯片内部数据触发器所需时钟频率，每个芯片通过 PLL 对该时钟进行倍频，倍频后的时钟用于驱动各自芯片内数据的发送与捕获。芯片 1 中 PLL 的输出时钟不仅用于驱动自身的数据发送，同时作为时钟信号输出至外部，供芯片 2 捕获数据使用，该方案称为时钟转发。
图 3. 与数据一起转发的高速时钟
时钟转发方案的优势在于：驱动芯片 1 数据发送的高速时钟可直接作为芯片 2 的数据捕获基准，时序分析中无需考虑驱动两个芯片的时钟网络延迟差异，仅需关注时钟路径与数据路径的延迟变化。由于这两条路径因工艺、电压、温度（PVT）变化产生的延迟偏移具有一定的相关性，接口的时序分析所需预留的余量显著减少，建立时间与保持时间的约束更易满足。
高速时钟可采用单数据速率（SDR）或双数据速率（DDR）模式（图 4）：
- SDR 模式下，接收芯片仅在时钟的上升沿（或下降沿）捕获数据；
- DDR 模式下，接收芯片在时钟的上升沿与下降沿均会捕获数据。
图 4. 单倍数据速率和双倍数据速率时钟
与 SDR 时钟相比，DDR 时钟的优势在于降低了对 I/O 驱动器（输出端）与接收器的带宽需求。对于比特率为 b Mbit/s 的 I/O 单元，传输 "101010..." 模式数据时，其基波频率上限为 b/2 MHz。SDR 时钟的对应频率为 b MHz，是数据频谱上限的两倍；而 DDR 时钟的频率仅为 b/2 MHz，与数据信号的频谱特性一致，因此同一 I/O 驱动器与接收器可同时用于驱动、接收数据信号与 DDR 时钟信号。
无论采用 SDR 还是 DDR 时钟，接收芯片均以该转发时钟为基准直接捕获数据，同时通过参考时钟生成频率相同的内部系统时钟。尽管两个时钟频率一致（共享同一频率参考），但相位关系不确定，且可能随 PVT 条件变化而偏移。因此，接收芯片通常需将接收数据从接口时钟域同步至内部芯片时钟域，该跨时钟域功能通过 FIFO 实现。设计中应尽量减少由接口时钟驱动的触发器数量，以降低时钟分配网络的延迟，否则时序问题会加剧。
2.3 差分信号
单端信号的上升沿与下降沿时间不一致，易导致信号眼图闭合；同时，芯片内信号的电平切换会在电源分配网络中产生电流波动，进而导致电源压降（噪声）波动，影响周围电路的延迟特性。有效解决方案是采用差分信号进行芯片间传输。
差分信号通过正相信号（True）与反相信号（Complement）表示单个数据位：
- 逻辑"0"对应正相信号驱动至下限电压、反相信号驱动至上限电压；
- 逻辑"1"对应正相信号驱动至上限电压、反相信号驱动至下限电压。
差分接收设备通过检测两个信号的电压差值判断逻辑位值，而非依赖单个信号的绝对电平。
图 6. 具有独立高速时钟的多组数据
与同等性能的单端驱动相比，差分驱动电路通常具备线性电流驱动特性，在电源网络中产生的噪声较小。大多数噪声源会在正相信号与反相信号上产生相同的共模噪声，而差分接收器仅响应两信号的差值，因此对共模噪声具有天然抑制能力。此外，差分信号的一个边沿上升时另一个边沿下降，上升沿与下降沿时间不平衡的影响可相互抵消。
差分信号的主要缺点是每个数据位需占用两个芯片引脚，但该技术可实现更高的传输速率，这一优势弥补了引脚占用量增加的不足，而这是单端信号难以实现的。
2.4 多个接口时钟
图 3 中的接口时钟与驱动数据发送的时钟同源，通常从时钟分配网络的特定节点引出，尽可能靠近驱动数据发送的触发器。任何非数据路径与时钟路径的额外电路都会引入相位偏移，影响时序性能。
为最大化信号眼宽，时钟树到每个数据触发器与时钟输出端的路径应尽可能共享，且时钟输出驱动器的电气特性应与数据输出驱动器保持一致。理想情况下，由同一个时钟缓冲器同时驱动时钟输出驱动器与所有数据触发器的时钟输入端。但数据总线的位宽越大，该设计目标越难实现------I/O 驱动器需根据封装引脚的布局规则进行物理分布，电路间的物理距离越远，PVT 条件的变化差异就越大，无法共享的时钟分配路径就越多。
图 7. 调整接收器中的采样时钟相位
改善眼宽的关键技术之一是限制单个接口时钟线对应的数据线位数，更宽的数据总线可通过多个接口时钟实现：将 k 位互连链路划分为多个子集，每组数据线配置独立的高速接口时钟（图 6）。此时，接收芯片需在不同时钟域中分别捕获各组数据位，并通过跨时钟域处理同步至芯片内部的公共时钟域。
2.5 采样边沿调整
支持源同步接口更高速率传输的关键技术之一，是在接收端对数据信号进行处理，针对每个比特单独调整时钟的采样相位。具体实现方式为：将接收的接口时钟信号接入多抽头延迟线（Multi-tap Delay Line），通过多个由不同相位时钟驱动的触发器捕获数据信号，再通过逻辑电路判断数据跳变对应的时钟相位，筛选出数据捕获的最优时钟相位，具体方案如图 7 所示。
该方案需在接口初始化阶段或运行过程中定期执行训练模式，训练周期内确定的相位配置在两次训练间隔期间保持固定；更复杂的实现可根据接收数据或嵌入数据流的训练模式动态调整相位。此外，也可采用将数据信号接入延迟线的替代架构，但此类方案的共性要求是：相位调整范围需控制在±1 个比特周期内，且信号需具备足够开阔的眼图，以确保存在最优采样相位。
通过上述优化方案，源同步接口的单路互连数据速率可扩展至数千兆比特每秒（Gbps）。但 PVT 变化的影响使得接口速率的进一步提升面临巨大挑战，此时通过数据流跳变提取时钟的高速 SerDes 器件成为最优解决方案。
3、自同步串行接口
自同步串行接口无需单独的时钟传输线路，接收端可从数据流中同步提取时钟信号与数据信息。
在系统同步接口中，随着接口频率的提升，以下因素限制了有效数据窗口宽度的进一步扩大：
a) 时钟信号到达两个芯片的传播延迟不一致（时钟偏斜，Clock Skew）；
b) 并行数据各比特位的传播延迟不一致（数据偏斜，Data Skew）；
c) 时钟与数据的传播延迟不匹配（Clock-Data Skew）。
尽管可通过在接收芯片（Chip #2）内集成 PLL 补偿时钟延迟差异（Clock Skew），但 PVT 条件变化时，时钟延迟与数据延迟的变化趋势存在差异，会进一步压缩有效数据窗口。
在源同步接口中，发送端（Tx）将时钟信号与数据同步传输，可显著降低 Clock Skew 对有效数据窗口的影响。通常在发送端芯片内部，时钟信号与数据信号采用相同的处理路径，确保两者的传输延迟一致，使得 PVT 条件变化时，时钟与数据的延迟偏移趋势一致，最大限度减小 Skew 影响。
基于典型应用场景的合理假设，以 32 bit 数据并行总线为例：
a) 发送端数据 Skew = 50 ps（严苛设计指标）；
b) PCB 走线引入的 Skew = 50 ps（严苛设计指标）；
c) 时钟周期抖动（Jitter）= ±50 ps（严苛设计指标）；
d) 接收端触发器采样窗口 = 250 ps（以 Xilinx V7 高端器件 I/O 触发器为例）。
据此可估算并行接口的最高时钟频率：DDR 模式下为 1 / ( 50 ps + 50 ps + 100 ps + 250 ps ) = 2.2 GHz 1/(50\ \text{ps} + 50\ \text{ps} + 100\ \text{ps} + 250\ \text{ps}) = 2.2\ \text{GHz} 1/(50 ps+50 ps+100 ps+250 ps)=2.2 GHz，SDR 模式下为 1.1 GHz。
采用源同步接口可显著扩大数据有效窗口，其时钟频率多低于 1 GHz。实际应用中，SPI4.2 接口的时钟频率可高达 DDR 700 MHz，结合 16 位位宽实现高速传输；DDR 存储接口也属于源同步接口类型，FPGA 中的 DDR3 接口时钟频率可达到约 800 MHz。
提升接口传输带宽的方式主要有两种：提高时钟频率或增加数据位宽。但数据位宽无法无限制增加，制约因素是同步开关噪声（SSN, Simultaneous Switching Noise）。
同步开关噪声是指多个信号线（如数据总线、地址总线）同时切换电平时，由电流突变与电源/地网络的寄生电感效应产生的瞬态噪声，其计算公式为：
S S N = L × N × d i d t SSN = L \times N \times \frac{di}{dt} SSN=L×N×dtdi
其中， L L L 为芯片封装寄生电感， N N N 为同时切换的信号线数量， d i d t \frac{di}{dt} dtdi 为电流变化率。
随着传输频率的提升与数据位宽的增加，SSN 成为限制传输带宽进一步提升的主要瓶颈。图 2 为 DDR3 接口串扰现象示意图，低电平理论值为 0 V，受 SSN 影响，低电平出现振荡，振荡噪声峰值可达 610 mV，因此噪声余量计算为：
( 1.5 V 2 ) − 610 mV = 140 mV (\frac{1.5\ \text{V}}{2}) - 610\ \text{mV} = 140\ \text{mV} (21.5 V)−610 mV=140 mV
图 2 DDR3 串扰演示
采用差分信号替代单端信号可有效抑制 SSN 问题，但代价是增加芯片引脚的占用量；同时，差分信号无法解决数据 Skew 问题，大位宽差分信号结合严苛的时序约束，给并行接口设计带来了巨大挑战。
3.1 SerDes 接口
SerDes 是串行器（Serializer）/解串器（Deserializer）的简称，其功能是发送端将多路低速并行信号转换为高速串行信号，经传输媒介（光纤或铜线）传输后，接收端再将高速串行信号还原为低速并行信号。当前并行接口的发展面临两大限制：一是芯片封装的 I/O 引脚资源紧张，二是并行接口速率提升过程中面临的串扰（Crosstalk）与同步开关噪声（SSN）问题，导致数据同步难度显著增加。
源同步接口的时钟频率提升已触及技术瓶颈，随着频率升高，传输信道的非理想特性会导致信号严重失真，需采用均衡技术与数据时钟相位检测技术，这些正是 SerDes 技术的组成部分。
图 3 一个 N 对 SerDes 收发通道的互连演示（通常 N < 4）
SerDes 技术的特点是不单独传输时钟信号，其接收端集成时钟数据恢复（CDR, Clock Data Recovery）电路，通过解析数据流中的跳变沿信息提取同步时钟，并动态定位最优采样时刻。
SerDes 采用差分信号传输数据，多个通道可划分为一个组（Group）以共享 PLL 资源，各组内的每个通道仍保持独立工作状态。SerDes 需参考时钟（Reference Clock），该时钟通常采用差分形式以降低噪声干扰；接收端（Rx）与发送端（Tx）的参考时钟可允许数百 ppm 的频差（准同步系统，Plesio-synchronous System），也可采用同频时钟，对相位差无严格约束。
通过简单对比说明 SerDes 的优势：单个 SerDes 通道（Channel）仅需 4 个引脚（Tx+/-, Rx+/-），当前 FPGA 中的 SerDes 通道速率可高达 28 Gbps；而 16 位 DDR3-1600 接口的线速率为 1.6 Gbps × 16 = 25 Gbps 1.6\ \text{Gbps} \times 16 = 25\ \text{Gbps} 1.6 Gbps×16=25 Gbps，却需占用 50 个引脚。上述对比充分体现了 SerDes 接口在传输带宽与引脚效率上的优势。
与源同步接口相比，SerDes 具有以下特点：
a) 时钟内嵌于数据流中，无需单独传输时钟信号；
b) 借助预加重/均衡技术，可实现高速长距离传输（如背板互连场景）；
c) 占用较少的芯片引脚，广泛应用于电信、数据中心、工业自动化等高速数据传输场景。
搞定通信接口的三板斧!
原创 Katter 大话硬件 2024 年 1 月 21 日 17:19 浙江
为实现芯片间的"信息交互"信号的有效识别，通信芯片必须遵循统一的协议规则。
因此，UART、I2C、SPI、CAN 等各类接口，也各自对应特定的应用场景。
针对众多接口及协议规范，是否存在统一的梳理框架？
答案是肯定的。结合行业内的总结归纳，各类接口通信的差异可通过三个关键要点区分：时钟同步与异步、信号传输方向、时钟来源，这便是本文标题所指的通信接口三板斧。
1. 时钟同步与异步
接口的通信方式可按是否依赖公共时钟 CLK 分为同步传输和异步传输两类。
同步传输：通信双方依赖公共时钟 CLK 实现数据收发，发送端与接收端的操作由同一时钟信号同步控制，数据位的传输与采样严格遵循时钟时序。
异步传输：通信双方无需共享公共时钟，发送端可在任意时刻发送数据，通过起始位、停止位标识数据帧的起止，接收端依据约定的波特率识别数据。
同步与异步的划分依据是时钟依赖关系：同步传输的信号需以时钟信号为参考，异步传输的信号无需参考 CLK 信号。
（1）异步传输
异步传输又称起止式通信，是将比特串划分为独立数据组进行随机发送的传输方式。
异步传输的关键特征是每帧数据的字符代码前后均附加起始位和停止位，用于标识字符的起止。以常用的 UART 异步通信数据格式为例：
数据发送时需遵循严格的起始信号与停止信号规范，部分场景下还会增设标志位或奇偶校验位。因此，异步通信的特点为：实现方式简单，但传输效率低、速率慢；典型应用场景包括 UART、CAN 总线，以及误码率允许较高、对数据速率要求较低的传输线路。
（2）同步传输
同步传输是指数据位以固定时间间隔连续发送，接收端需按与发送端一致的时间间隔采样每一位数据的传输方式。
无论是否处于数据传输状态，接收单元与发送单元均需在每个二进制位上保持时序同步。发送端与接收端采用同源时钟，通常在同步字符后连续传输大量数据。
同步传输的收发过程需严格参考时钟信号，若时钟信号出现偏差，将直接导致传输数据出错。但该方式省去了固定的起止位开销，因此传输效率高、速度快，速率直接由时钟频率决定。工程中常用的 I2C、SPI 均属于同步传输接口。
（3）同步与异步的差异
| 差异点 | 异步传输 | 同步传输 |
|---|---|---|
| 公共时钟 | 不需要 | 需要 |
| 传输方式 | 字符级传输 | 比特级传输 |
| 传输单位 | 字符 | 帧 |
| 传输速度 | 低 | 高 |
| 传输效率 | 低 | 高 |
| 时序要求 | 低 | 高 |
| 应用场合 | 低速接口 | 高速接口 |
| 典型接口 | UART/RS232 | I2C/SPI |
2. 信号传输方向
前文依据是否依赖时钟将接口传输分为同步与异步两类，若按数据传输的方向特性划分，可进一步分为单工、半双工、全双工三种类型。
（1）单工
单工通信是指数据仅能沿一个固定方向传输的通信方式，通信双方中一方固定为发送端，另一方固定为接收端，无法实现反向数据传输。典型应用包括电视广播、功放设备等。在 UART 通信中，单独针对 RXD 引脚而言，信号仅能从发送设备通过 RXD 线传输至接收设备，接收设备的 RXD 引脚不可复用为其他功能。
（2）半双工
半双工通信的信道支持双向数据传输，但任意时刻仅能实现单一方向的信号传递，无法同时进行双向传输。典型应用包括对讲机、智能音响等。单板设计中常用的 RS485 两线式接口即采用半双工通信方式。
（3）全双工
全双工通信支持数据在同一时刻进行双向传输，无需像半双工那样进行传输方向切换，信道始终保持双向通信能力。典型应用包括有线电话、手机等双向通信设备。单板设计中应用广泛的 UART（RXD/TXD）、SPI（SDI/SDO）均属于全双工接口。
3. 时钟的来源
在依赖时钟的接口通信中，根据时钟信号的提供方式，IC 间的通信可分为系统同步、源同步、自同步三种类型。
（1）系统同步
系统同步又称公共同步，是指在 IC 间通信过程中，外部公共时钟同时为两个通信 IC 提供时序基准，用于控制数据的发送与接收。
系统同步接口要求接收端的数据需先于时钟信号到达，以确保时钟信号触发时能准确采样数据。该方式通常应用于速率低于 200 MHz~300 MHz 的场景。在实际单板开发场景中应用较少，仅在 SOC 与以太网 PHY 芯片的连接中可见相关设计------50 MHz 晶振同时为 SOC 和 PHY 提供时钟，但未在量产产品中广泛应用。
（2）源同步
源同步是指两个通信 IC 中，发送端在传输数据的同时同步发送时钟信号，接收端以该时钟信号为基准进行数据采样接收的通信方式。
源同步在视频领域应用广泛，传感器的输出信号通常采用"数据+时钟+行场同步信号"的格式，接收端 SOC 接收图像 Sensor 传输的数据后，依据时钟时序采集每个像素点的信息。
源同步的时钟与数据均由发送端发出，需重点关注采样时序设计：接收端 SOC 需在数据信号的中间时刻进行采样，因此需采用"数据先发送、时钟后发送"的时序设计，使接收端的时钟与数据形成相位差，确保时钟采样点落在数据信号的稳定区间。源同步的接口速率多在 200 MHz~800 MHz 之间，典型应用包括 DDR、QDR 等接口。
（3）自同步
自同步是指无需单独设置时钟线，通信器件可直接从数据流中提取时钟信号并实现数据同步的通信方式，其通信模型如下：
自同步电路的模块包括并串转换、串并转换及时钟数据恢复（Clock Data Recovery, CDR）。该方式在高速接口中应用广泛，例如 FPGA 的 GTP 接口，其内部集成的高速 SerDes（串行解串器）即采用自同步机制。
SerDes 在发送端将多路低速并行信号转换为包含数据与时钟信息的高速串行信号，接收端通过 CDR 模块从串行信号中恢复出同步的时钟与数据。
自同步常用于速率低于 10 GHz 的单板设计，PCIE、SATA 等高速接口均采用自同步方式。此外，部分自定义接口协议为节省传输线路资源，会将时钟信号嵌入数据信号中同步传输，接收端通过专用电路分离时钟与数据。
不同应用场景对芯片的需求不同，芯片间的接口差异显著，但各类接口通信存在共性规律。掌握上述三个关键维度，可快速把握新型通信接口的本质特征与差异点。
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- 通信接口------时钟和信号（时钟同步、异步与信号传输方式）-CSDN博客
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