逻辑设计工程技术基础

按输出信号是否应该变化可分为静态险象和动态险象

静态险象：如果在输入变化而输出不应发生变化的情况下，输出端产生了短暂的错误输出，则称为静态险象

动态险象：如果在输入变化而输出应该发生变化的情况下，输出在比那花过程中产生了短暂的输出错误，则称为动态险象
按错误输出脉冲信号的极性可分为"0"型险象与"1"型险象

"0"型险象：错误输出信号为负脉冲

"1"型险象：错误输出信号为正脉冲
按险象出现的原因可分为逻辑险象与功能险象

逻辑险象：由于某个变量与其反变量作用时间不一致，出现瞬时同态造成的险象

功能险象：由于两个或两个以上输入信号同时变化时出现的险象

毛刺的处理

增加冗余项

增加冗余项的方法是：

1."或"上冗余的"与"项

2."与"上冗余的"或"项

可以消除可能产生的险象，但是此法只能用于消除逻辑险象，功能险象无法消除

如图，在原来表达式基础上加上"B*C"项，可消除B=C=1所产生的冒险

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module hazard_redundant(
    input a, b, c,
    output f
);
// 原逻辑：f = a&b + ~b&c
// 存在险象，增加冗余项 b&c
assign f = (a & b) | (~b & c) | (b & c); 

endmodule

增加小电容

在组合逻辑芯片的管脚输出端增加小电容

由于竞争引起的险象都是一些频率很高的尖脉冲信号，在电路的输出端加一个小电容，如图所示，利用电容对电压变化延迟的特性来过滤掉宽度极窄的毛刺信号

但由于电容将使得输出波形的边沿加宽，降低了电路的速度

输出加小电容滤窄脉冲，FPGA 中用延迟 + 寄存器模拟

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module hazard_cap_filter(
    input clk,
    input din,
    output reg dout
);

reg din_r;

always @(posedge clk) begin
    din_r <= din;
    dout    <= din_r; // 两级寄存器 = 等效滤波
end

endmodule

选通法

真正在设计中对于消除毛刺常用的是这个选通法。通过选通脉冲对电路的输出门加以控制，令选通脉冲在电路稳定后出现，可使输出避开险象脉冲，送出稳定输出信号

分类：对输入信号选通、对输出信号选通

采用此方法后，门网络的输出不再是连续的，它只在选通信号作用器件有效

如果选通信号采用系统全局的时钟，能够使得系统各部分同步工作

用时钟选通脉冲，只在稳定后输出

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module hazard_gate(
    input clk,
    input din,
    output reg dout
);

reg [1:0] sync;

always @(posedge clk) begin
    sync <= {sync[0], din};
    dout <= sync[1];
end

endmodule

异步设计与毛刺

异步时序电路中的毛刺现象

当异步时序电路在态度瞬变期间，若存在多于一个的状态变量同时发生改变，则说此电路处于竞争之中

临界竞争：若电路所趋向的最终稳态与状态变量的变化次序有关，则此电路的竞争使临界的

非临界竞争：若电路所趋向的最终稳态与状态变量的变化次序无关，此电路的竞争是非临界的

如果异步时序电路存在临界竞争，输出状态会出现"毛刺"现象，影响电路的稳定性

异步时序电路中的毛刺的处理

延迟元件法（插入延迟避免竞争）

在输入信号（x1 x2）=（01）情况下，电路的状态从（q1 q2）=（00）到（11）的转换中含有临界竞争

通过对组合电路插入一个适当量的延迟，使q2值从0到1的变化总比q1从0到1的变化快，这样临界竞争就变成非临界竞争，从而得到正确的结果

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module hazard_delay(
    input x1, x2,
    output q1, q2
);

assign #1 q1 = x1;   // 延迟 1 单位
assign    q2 = x2;

endmodule

多次转换法（状态跳转避免竞争）

假定 (A→C)含有一个临界竞争，如果可以找到一个多次转换(A→D→C)，那么，若能使D和A相邻，则用状态D代替C后, 将消除转换中的临界竞争，并且维持"外部性能不变"

例如表中在(01)输入下，(11)与(10)有相同的次态且(11)与(10)相邻，则可用(10)代替(11)，并不影响外部性能，从而使存在临界竞争的转换(00) → (11) 变为无竞争的转换(00) →(10)

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module hazard_safe_fsm(
    input clk, rst_n,
    input x1, x2,
    output reg out
);

localparam A=2'b00, B=2'b01, C=2'b10, D=2'b11;
reg [1:0] curr, next;

always @(posedge clk or negedge rst_n) begin
    if(!rst_n) curr <= A;
    else curr <= next;
end

always @(*) begin
    case(curr)
        A: next = (x1==0&&x2==1) ? D : A; 
        D: next = C;
        C: next = C;
        default: next = A;
    endcase
end

assign out = (curr == C);

endmodule

非临界竞争赋值法（状态编码安全）

即允许状态编码有非临界竞争出现。例如左边表格中给定的四个状态, 利用临界竞争编码得到的编码表如右边表格。当增加E、G、F三个新状态后,就可以使它们之间的竞争全部化为非临界竞争

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module hazard_safe_code(
    input clk, rst_n,
    output reg [1:0] q
);

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)
        q <= 2'b00;
    else
        q <= q + 1'b1; // 顺序编码无竞争
end

endmodule

同步电路改造法

同步电路优点：

a. 能够有效地避免毛刺的产生，提高设计的稳定性

b. 能够简化时序分析过程。同步电路便于电路错误分析，加快设计进度

c. 可以减少工作环境对设计的影响。同步电路受工作温度、电压等影响，器件时延变化小。对于时钟和数据沿相对稳定的电路，时序要求较为宽松，因此对环境的依赖性较小

同步设计时钟信号的质量和稳定性决定了同步时序电路的性能，而在FPGA内部有专用的时钟资源，如全局时钟布线资源、专用的时钟管理模块DUL、PLL等