JTAG （IEEE 1149.1）学习记录

参考来源清单

IEEE Std 1149.1-2013：Standard Test Access Port and Boundary-Scan Architecture（JTAG 官方核心标准）
TI 官方文档：SPMA075（Using TM4C12x Devices Over JTAG Interface）、SLAA777A（MSP432E4 JTAG 调试）
Intel（Altera）官方文档：IEEE 1149.1 Boundary-Scan Testing for MAX II Devices
ARM 官方 JTAG 调试原理手册
JTAG.com官方白皮书：Tell me about JTAG/boundary-scan!
大厂工程实践总结（OpenOCD/UrJTAG 官方手册、BSDL 标准规范）

一、JTAG 是什么？

1.1 通俗理解（人话版）

JTAG 就像芯片的 "万能后门"+"体检通道"：

不用拆芯片、不用焊探针，通过 4 根线就能看芯片内部状态、改寄存器、烧程序、测引脚好坏；
解决了现代芯片（尤其是 BGA 封装）引脚藏在底下、没法用传统探针测试的痛点；
所有主流芯片（ARM 内核 MCU、FPGA、SoC）都自带 JTAG，是行业强制标准。

1.2 标准定义（IEEE 1149.1）

JTAG（Joint Test Action Group，联合测试行动组）是IEEE 1149.1 标准 规定的测试访问端口（TAP）与边界扫描架构 ，核心是在芯片内部嵌入边界扫描单元（BSC），通过串行接口实现：

板级互连测试（检测 PCB 开路 / 短路）；
芯片级调试（寄存器访问、断点、单步）；
在系统编程（ISP，无需拆卸烧录）；
芯片 ID 识别与链路检测。

1.3 历史与大厂背景

1985 年：飞利浦、英特尔、德州仪器等大厂联合成立 JTAG 组织，解决高密度 PCB 测试难题；
1990 年：正式发布 IEEE 1149.1-1990 标准，成为全球通用规范；
2013 年：更新为 IEEE 1149.1-2013，新增低功耗、高速时序支持，适配现代 SoC；
现状：所有消费电子、汽车电子、工业控制芯片均标配 JTAG，无 JTAG 的芯片无法量产。

二、JTAG 硬件基础：5 根线 + 芯片内部架构（图文详解）

2.1 TAP 接口（5 根线，4 强制 + 1 可选）

TAP（Test Access Port）是 JTAG 的物理接口，所有大厂芯片引脚定义完全一致，无兼容性差异：

信号	全称	方向	核心功能	大厂设计规范
TCK	Test Clock	输入	测试时钟：同步所有数据移位、状态机跳转（上升沿采样）	频率 10MHz~50MHz，建议串联 100Ω 电阻抗干扰
TMS	Test Mode Select	输入	模式选择：控制 TAP 状态机切换（TCK 上升沿采样）	必须 10kΩ 上拉，防止悬空导致状态错乱
TDI	Test Data In	输入	数据输入：串行传入指令 / 数据（TCK 上升沿采样）	10kΩ 上拉，多芯片级联时接前级 TDO
TDO	Test Data Out	输出	数据输出：串行传出结果 / 状态（TCK 下降沿更新）	无需上拉，默认高阻，仅移位时有效
TRST	Test Reset	输入（可选）	异步复位：低电平强制 TAP 回到初始状态	可选，无则用 TMS = 高 5 个 TCK 周期替代

2.2 芯片内部核心架构（边界扫描 + TAP 控制器）

JTAG 的核心是在芯片每个 I/O 引脚 和核心逻辑（Core）之间，加一个边界扫描单元（BSC） ，所有 BSC 串联成边界扫描寄存器（BSR） ，再由TAP 控制器统一调度。

（1）边界扫描单元（BSC）：芯片引脚的 "哨兵"

每个引脚对应 1 个 BSC，由2 个触发器 + 1 个多路选择器组成，3 种工作模式：

正常模式：BSC 透明，引脚直接连核心逻辑，不影响芯片正常运行；
捕获模式：锁存当前引脚状态（输入引脚抓外部信号，输出引脚抓核心输出）；
移位模式：数据通过 TDI→BSC→TDO 串行移动，实现 "读引脚、写引脚"。

（2）TAP 控制器：JTAG 的 "大脑"

本质是16 状态有限状态机（FSM） ，接收 TCK/TMS 信号，控制 BSC 和寄存器的工作模式，所有大厂芯片状态机逻辑完全一致。

2.3 菊花链（Daisy-Chain）

一块 PCB 上多个 JTAG ，可串联成一条扫描链，仅需 1 组 TCK/TMS/TDI/TDO，大幅简化布线：

连接规则：前一个芯片的 TDO → 后一个芯片的 TDI；
公共信号：TCK、TMS、TRST（如有）所有芯片并联；
优势：1 个调试器可同时访问链上所有芯片，自动识别芯片 ID。

三、JTAG 核心协议：TAP 状态机（16 状态）

3.1 状态机总览（IEEE 标准图）

TAP 状态机共16 个状态 ，分为 5 大功能区，所有状态跳转仅由 TMS 在 TCK 上升沿决定（TMS=1 跳上，TMS=0 跳下）。

3.2 五大核心状态区（通俗 + 标准功能）

（1）复位区：Test-Logic-Reset（唯一初始态）

功能：JTAG 逻辑复位，默认加载 BYPASS 指令，所有测试功能关闭；
进入方式 ：上电自动进入；或TMS = 高，连续 5 个 TCK 周期（万能复位，任何状态都能回到这里）；
大厂规范：无论芯片型号，复位行为完全一致，确保调试器兼容。

（2）空闲区：Run-Test/Idle（稳定待机态）

功能：JTAG 待机，不执行操作，核心逻辑正常运行；
进入方式：复位后 TMS = 低，1 个 TCK 周期；
大厂规范：调试间隙必须停在此状态，避免干扰芯片正常工作。

（3）指令寄存器（IR）操作区：选 "要做什么"

功能：加载 JTAG 指令（如读 ID、测引脚），选择后续操作的数据寄存器；
关键状态 ：
- Select-IR-Scan：进入 IR 路径；
- Capture-IR：捕获默认指令；
- Shift-IR：串行移入指令（TDI 进，TDO 出旧指令）；
- Update-IR：锁存新指令，生效；
通俗理解：IR 是 "指令菜单"，Shift-IR 就是 "点菜"，告诉 TAP 要执行什么操作。

（4）数据寄存器（DR）操作区：做 "具体动作"

功能：根据 IR 指令，读写对应数据寄存器（如 IDCODE、BSR）；
关键状态 ：
- Select-DR-Scan：进入 DR 路径；
- Capture-DR：捕获数据（如引脚状态、芯片 ID）；
- Shift-DR：串行移位数据（TDI 写，TDO 读）；
- Update-DR：锁存数据，输出到引脚 / 核心；
通俗理解：DR 是 "数据通道"，Shift-DR 就是 "传数据"，完成读 / 写操作。

（5）旁路区：Bypass（1 位短接）

功能：1 位寄存器，跳过当前芯片，缩短扫描链长度；
场景：多芯片级联时，仅操作目标芯片，其他芯片设为 BYPASS，提升速度。

3.3 实操示例：读芯片 IDCODE（一步步拆解流程）

目标：通过 JTAG 读取 32 位芯片 ID（含厂商、型号、版本），所有 ARM/TI/Intel 芯片通用。

复位：TMS = 高，5 个 TCK 周期 → Test-Logic-Reset；
空闲：TMS = 低，1 个 TCK 周期 → Run-Test/Idle；
进入 IR：TMS = 高→低→低→低→低 → Shift-IR；
写指令：TDI 移入 IDCODE 指令（4'b0001，标准编码）→ Exit1-IR → Update-IR；
进入 DR：TMS = 低→低 → Shift-DR；
读数据：TDO 移出 32 位 IDCODE（如 0x4BA00477，对应 STM32F4）；
结束：TMS = 高→低 → Run-Test/Idle。

四、JTAG 寄存器与标准指令

4.1 寄存器体系（IR+DR，IEEE 强制规范）

（1）指令寄存器（IR）

长度：固定（常见 4/8/16 位，芯片手册标注）；
功能：存储 JTAG 指令，选择 DR；
大厂规范：必须支持捕获、移位、更新操作，复位值固定（如全 1）。

（2）数据寄存器（DR）：必选 + 可选，大厂统一

寄存器	长度	类型	功能（通俗 + 标准）	支持要求
BYPASS	1 位	必选	旁路芯片，缩短扫描链	所有芯片必须支持
IDCODE	32 位	可选（推荐）	芯片唯一 ID：厂商（11 位）+ 型号（16 位）+ 版本（4 位）+ 固定 1	大厂芯片默认支持
BSR（边界扫描寄存器）	引脚数 ×1 位	必选	每个引脚 1 位，捕获 / 驱动引脚状态	所有 JTAG 芯片核心
USER（自定义）	厂商定义	可选	调试 / 编程专用（如 ARM 的 DAP 寄存器）	大厂扩展，互不兼容

4.2 标准 JTAG 指令（IEEE 1149.1）

（1）必选指令（所有芯片必须支持）

BYPASS（全 1）：选择 BYPASS 寄存器，跳过当前芯片；
SAMPLE/PRELOAD（全 0） ：捕获引脚状态（SAMPLE）、预加载测试数据（PRELOAD），不影响芯片正常运行；
EXTEST（0001）：外部测试，驱动引脚输出、捕获输入，检测 PCB 开路 / 短路（芯片核心隔离）。

（2）推荐指令

IDCODE（0010）：读取 32 位芯片 ID，识别芯片型号；
INTEST（0011）：内部测试，访问芯片核心逻辑（如寄存器），用于调试；
HIGHZ（0100）：所有引脚设为高阻态，测试隔离。

五、边界扫描（Boundary-Scan）：JTAG 的核心应用

5.1 核心思想：给引脚装 "监控摄像头"

在芯片每个 I/O 引脚和核心之间，加 1 个 BSC，所有 BSC 串联成 BSR，通过 JTAG 接口：

看引脚：捕获当前引脚电平（高 / 低）；
控引脚：强制输出指定电平；
不影响正常工作：普通模式下 BSC 透明，芯片正常运行。

5.2 工作流程：PCB 互连测试

目标：检测 PCB 上芯片 A 的输出脚 → 芯片 B 的输入脚之间的开路 / 短路。

PRELOAD：向芯片 A 的 BSR 写入测试数据（如 1010）；
EXTEST：芯片 A 输出测试数据到引脚；
SAMPLE：芯片 B 捕获引脚输入状态；
移位读出：通过 TDO 读出芯片 B 的 BSR 数据，对比预期值；
判断：一致 = 正常，不一致 = 开路 / 短路。

5.3 BSDL 文件：芯片的 "JTAG 说明书"

大厂必须提供BSDL（Boundary-Scan Description Language）文件，基于 IEEE 1149.1 标准，描述芯片 JTAG 参数：

IR 长度、指令编码；
BSR 长度、每个引脚对应的 BSC 位置；
引脚类型（输入 / 输出 / 双向）；
作用：测试软件（如 OpenOCD）读取 BSDL，自动生成测试向量，无需手动配置。

六、JTAG 实战：工具 + 配置 + 命令

6.1 主流工具链（硬件 + 软件）

（1）硬件调试器

J-Link（SEGGER）：工业标准，支持所有 ARM 芯片，速度快、稳定（大厂首选）；
ST-Link：ST 芯片专用，便宜，适合 STM32 开发；
FT2232（开源）：USB 转 JTAG，低成本，适合学习；
XDS100（TI）：TI 芯片专用，适配 MSP430/TMS570。

（2）软件工具

OpenOCD（开源）：跨平台 JTAG 调试服务器，支持所有主流芯片（大厂必用）；
UrJTAG（开源）：轻量级 JTAG 测试工具，用于扫描链检测、ID 读取；
商业软件：Keil MDK、IAR、TI CCS、Xilinx Vivado（集成 JTAG 调试）。

七、常见问题与排查（大厂工程师经验总结）

7.1 无法识别芯片（最常见）

原因 1：电源未供电、电压不匹配（3.3V/1.8V）；
原因 2：TMS/TDI 未上拉、TCK 频率过高；
原因 3：接线错误（TDO→TDI 接反、TRST 接错）；
排查步骤：测电源→查上拉→降 TCK 频率（1MHz）→单芯片测试。

7.2 扫描链异常（ID 读取错误、数据错乱）

原因：多芯片级联顺序错误、信号干扰、某芯片未上电；
排查：按 BSDL 文件核对链顺序→缩短 JTAG 线缆→屏蔽干扰→逐个芯片上电测试。

7.3 调试不稳定（断点失效、单步乱跳）

原因：TCK 频率过高、电源纹波大、JTAG 线缆过长；
优化：降频率（5MHz）→加电源滤波→用屏蔽线→远离时钟 / 电源走线。

八、延伸：JTAG 扩展标准（IEEE 1149.7/cJTAG）

cJTAG（IEEE 1149.7）：2 线精简 JTAG

背景：手机、IoT 芯片引脚紧张，传统 4 线 JTAG 占用过多引脚；
特点：2 线接口（CK、D），兼容传统 JTAG，速度相当；
应用：高端手机、穿戴设备、IoT 芯片。

九、总结：JTAG 核心要点

JTAG（IEEE 1149.1）是芯片内置的串行测试 / 调试接口 ，通过TCK/TMS/TDI/TDO 4 根线，基于TAP 状态机 和边界扫描单元（BSC） ，实现PCB 测试、芯片调试、固件烧录 ，是现代电子工业的基础标准，所有大厂芯片 100% 兼容。