今天，2026年5月25日，何庭波在上海ISCAS 2026上发表了"韬定律"。
这不是又一篇刷存在感的行业软文。这是华为半导体团队用6年、381颗量产芯片堆出来的方法论。论文发布在中国科学院科技论文预发布平台，标题是《多层电子系统的时间缩微理论》。
以后评价一颗芯片，不能只问"它是几纳米"，还要问：数据移动是不是更短？存储访问是不是更快？芯片互连是不是更高效？封装是不是解决了供电和带宽瓶颈？系统架构是不是减少了等待和转换？
这五个问题，就是韬定律的精髓。
被限制逼出来的定律
先说背景。
何庭波在论文里写了一句很实在的话："对于那些先进光刻设备获取受限的组织而言，这一约束更早成为现实，也更加严峻。"
翻译一下：我们拿不到EUV光刻机。
换别的公司，可能就认命了。但华为海思的反应是：那我们就换个坐标系。
摩尔定律玩了60年的游戏规则很简单：把晶体管做小。
做小了，开关更快------速度上来了。
做小了，单位面积更多------密度上来了。
做小了，每个更便宜------成本下来了。
这个游戏玩到7nm以后玩不动了。物理上，光刻已经逼近极限；经济上，2nm节点单颗芯片设计预算超过10亿美元；最重要的是------先进光刻机，不是想买就能买到。
6年前，华为就面对这个死局。他们问了一个整个行业迟早都要问的问题：如果晶体管不能再缩小了，我们还能缩小什么？
答案是：时间。
摩尔定律的本质从来不是纳米
这是韬定律最震撼的洞见。
摩尔定律说了60年的"每18个月晶体管密度翻一番"，但所有人都忽略了一件事------缩小晶体管，只是手段
真正的目标是什么？是让信号更快到达目的地。
晶体管缩小→开关更快→时间被压缩。
互联变密→传输更短→时间被压缩。
集成度提高→数据跨越边界更少→时间被压缩。
过去60年，空间缩放只是压缩时间的工具。既然这个工具不好用了，为什么不直接以时间本身作为优化目标？
这就是τ缩放的核心。
韬定律定义了一个贯穿整个计算栈的特征时间常数τ。从晶体管开关的皮秒级，到数据中心任务响应的秒级，整整覆盖12个数量级。
所有过去各自为政的指标------频率、延迟、带宽、吞吐量------全部收敛到同一个度量衡之下。
工艺工程师、电路设计师、系统架构师、软件开发者，终于可以在同一套语言体系里讨论问题。
这是自1974年登纳德缩放定律以来，第一个能够为整个计算栈建立共同优化目标的缩放原则。
不是PPT，是已经量产的381颗芯片
韬定律不是理论构想，是已经跑通的实战总结。
支撑它的，是2020年5月到2026年5月这6年间，华为量产的381颗芯片------覆盖移动终端、AI加速器、汽车电子、工业与基础设施五大品类。
最硬核的成果，是逻辑折叠（LogicFolding） 。
传统芯片设计把所有门电路平铺在二维平面上，关键路径的信号线越长，寄生电阻电容越大，时钟频率就越低。
逻辑折叠打破了这个假设------把关键路径上的门电路分配到两个甚至更多垂直堆叠的有源层。信号走线长度直接缩短了。
结果是什么？
- 晶体管密度：从155 MTr/mm² 跳到 238 MTr/mm²，涨了55%------这是以前需要三年几何缩放才能达到的幅度
- 能效与主频：SoC性能核能效提升41%，最高主频回到3.1 GHz
- 存储性能：SRAM运行频率提升超40%，关键路径缩短，单比特能耗降低
- 互连开销：时钟缓冲器减少50%以上，时钟偏差降低25%，布线长度缩减约30%
而且这是在固定器件节点上实现的。
不需要EUV。不需要更先进的光刻机。
靠的是在三维空间中对逻辑分布进行拓扑重组。
麒麟的路线图已经画到了2035年
论文直接放出了麒麟芯片的路线图，这是最狠的地方：
- 麒麟2026：今年秋季发布，逻辑折叠，CPU性能核到3.1 GHz
- 麒麟2027：继续逻辑折叠，频率到3.39 GHz
- 麒麟2028：预计3.71 GHz，进入硅前验证
- 麒麟2029：CPU性能核突破4 GHz
平面架构时代，麒麟主频年均爬升不到0.1 GHz。进入逻辑折叠时代，单代跳跃约0.3 GHz。趋势线的斜率发生了根本性变化。
而现在用的折叠方案还是"刻意保守"的------混合键合间距1.5微米，折叠只应用于关键路径而非全芯片。
预计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
AI芯片那边更夸张。昇腾950（2026）、昇腾990之后，2030年左右逻辑折叠引入AI芯片，到2035年硬件集成度增长超100倍。
半导体的竞争坐标已经变了
这就是你说的那句话------半导体行业的竞争坐标已经改变了。
以前的评价维度只有一个：几纳米？
以后的评价维度是五个：
- 数据移动距离：关键路径缩短了多少？80%的AI集群能耗花在数据移动上，不是计算上。
- 存储访问速度：SRAM频率提升了多少？70%的系统成本投在数据存储上。
- 芯片互连效率：端到端远程访问延迟从几十微秒压到多少纳秒？
- 封装供电与带宽：Chiplet、2.5D扇出、3D堆叠的组合效率如何？
- 系统架构等待时间：从晶体管到数据中心，整个栈的等待和转换减少了多少？
最关键的一句话，论文写得明明白白：
竞争优势不再需要永远驻留在光刻技术的最前沿。
封装、存储带宽和互联设计，已经获得了此前仅由先进逻辑节点独占的战略权重。
这是整个行业规则的重写。
摩尔定律伟大，但不是终点
摩尔定律之所以伟大，不是因为它听起来漂亮，而是因为它被几十年的产业实践反复证明。它给出了一个所有人都可以相信的预测------每18个月，性能翻番，成本减半。
这个预测本身就驱动了整个产业的投资、研发、决策。
τ缩放要获得同样地位，也必须经历同样的考验：真实产品、真实成本、真实市场、真实生态。
但今天是一个里程碑。
当一家公司被限制在某个技术节点上无法前进时，它没有停下来等死。它换了一个坐标系，重新定义了前进的方向。
这不是中国半导体的弯道超车。
这是换了一条赛道。
而新赛道的起跑线，就画在今天，2026年5月25日，上海。