目录
[1. 高速串行信号PMA4概述](#1. 高速串行信号PMA4概述)
[1.1. PAM4高速串行信号介绍](#1.1. PAM4高速串行信号介绍)
[1.2. PAM4 高速串行信号介质规范划分](#1.2. PAM4 高速串行信号介质规范划分)
[1.3 PAM4和PAM2（NRZ）对比](#1.3 PAM4和PAM2（NRZ）对比)
[1.4. PAM4高速信号特点](#1.4. PAM4高速信号特点)
[2. PAM4高速串行信号工作原理](#2. PAM4高速串行信号工作原理)
[2.1. FEC前向纠错](#2.1. FEC前向纠错)
[2.2. PAM4高速串行信号均衡技术](#2.2. PAM4高速串行信号均衡技术)
[3. PAM4高速串行信号测试](#3. PAM4高速串行信号测试)
[3.1. PAM高速串行信号测试项目](#3.1. PAM高速串行信号测试项目)
[3.2. PAM4的时钟提取](#3.2. PAM4的时钟提取)
1. 高速串行信号PMA4概述
1.1. PAM4高速串行信号介绍
PAM4（4-level Pulse Amplitude Modulation，四电平脉冲幅度调制），是当前 56G/112G SerDes、PCIe6.0、400G/800G 以太网主流调制格式，单符号承载 2bit 数据，以多电平换频谱效率，解决 NRZ 超高波特率带来的 PCB / 光纤高频损耗瓶颈。
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诞生背景：单通道速率逼近56Gbps时，传统 PAM2-NRZ（二进制 NRZ）受 PCB / 传输介质高频带宽损耗限制难以继续升级，PAM4 凭借带宽减半优势成为行业主流换代方案；
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速率换算规则：比特率符号速率，例：28GBaud 符号速率 → 56Gbps 比特速率；
- PAM4核心技术：
因噪声容限劣势，PAM4 系统必须标配：DSP 自适应均衡 (FFE/DFE/CTLE)+FEC 前向纠错 + 高性能 CDR 时钟数据恢复，硬件芯片复杂度高于传统 NRZ。
- PAM4核心优势：
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频谱效率翻倍：同带宽下速率翻倍，不用提升波特率即可提速，规避 PCB / 光纤高频衰减（玻纤效应、介质损耗）；
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硬件降本：实现 100Gbps，NRZ 需要 50GBaud，PAM4 仅 25GBaud，可用普通 FR4 板材，省去高端低损耗 PCB / 昂贵连接器；
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通道数精简：400G 以太网，NRZ 需 16×25G 通道，PAM4 仅 8×50G 通道，减少 ASIC 引脚与布线复杂度；
- PAM4缺陷:
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4 电平均分信号摆幅，垂直噪声容限仅 PAM2 的 1/3，对幅度噪声、电源纹波、串扰敏感度远高于 NRZ；
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符号电平跳变类型更多，相同波特率下码间干扰（ISI）比 PAM2 更大;
- 常见PAM4标准规范：
1.2. PAM4 高速串行信号介质规范划分
按传输介质的物理属性分为【电互连（PCB / 铜缆）】和【光互连（光纤）】两大主线，再按传输距离、复用方式、行业标准做二级细分，完全匹配 IEEE、OIF 等行业标准化组织的规范定义。
| 介质大类 | 细分介质类型 | 对应核心标准 | 极限传输距离 / 损耗 | 单通道符号速率（PAM4） | FEC 前误码率（BER）上限 | 核心应用场景 | 关键技术特征 |
|---|---|---|---|---|---|---|---|
| 电互连介质 | PCB 背板走线 | 100GBASE-KP4（IEEE 802.3bj） | ≤33dB 插入损耗 | 13.6GBaud | ≤1×10⁻⁶ | 交换机 / 路由器板间背板互连、大型设备内部高速走线 | 4 通道差分对、支持热插拔、收发端双向均衡、嵌入式时钟 |
| 电互连介质 | PCB 超短距走线（VSR） | OIF-CEI-56G-VSR | 主机端≤100mm、模块端≤50mm | 19~29GBaud | ≤1×10⁻⁶ | 芯片到光模块 / ASIC 芯片间短距互连、服务器主板内部走线 | 低压差分驱动、支持发射端 FFE 预加重、接收端 CTLE 均衡 |
| 电互连介质 | PCB 中距走线（MR） | OIF-CEI-56G-MR | ≤500mm | 19~29GBaud | ≤1×10⁻⁶ | 服务器主板到背板、同机箱内跨板互连 | 支持收发端双向均衡、兼容热插拔模块、损耗容限更高 |
| 电互连介质 | PCB 长距走线（LR） | OIF-CEI-56G-LR | ≤1m | 19~29GBaud | ≤2×10⁻⁴ | 大型设备跨机箱长距 PCB 互连、特殊场景长距铜缆走线 | 放宽 BER 指标、依赖 FEC 前向纠错、支持全链路自适应均衡 |
| 光互连介质 | 单模光纤（SM）- 波分复用（WDM） | 400GBASE-FR8、400GBASE-LR8 | FR8≤2km、LR8≤10km | 26.6GBaud | ≤2×10⁻⁴ | 数据中心机房间互联、城域网短距光传输 | 8 通道 CWDM 波分复用、单纤双向传输、光 PAM4 调制、依赖 FEC 纠错 |
| 光互连介质 | 单模光纤（SM）- 并行直连 | 400GBASE-DR4 | ≤500m | 53GBaud | ≤2×10⁻⁴ | 数据中心机架内设备互联、TOR 到 EOR 交换机短距直连 | 4 路独立单模光纤并行传输、高符号速率、低功耗光模块、FEC 前向纠错 |
| 光互连介质 | 多模光纤（MM） | 无通用量产主流标准（多为定制化方案） | ≤100m（典型值） | 10~25GBaud（典型值） | ≤1×10⁻⁵（典型值） | 超短距机房内并行光互连、定制化短距传输 | 模式色散与码间干扰严重、需额外色散补偿、工程落地难度高、仅适用于极短距场景 |
1.3 PAM4和PAM2（NRZ）对比
| 对比维度 | PAM2（NRZ） | PAM4 | |
|---|---|---|---|
| 基础原理与速率换算 | 核心调制原理 | 2 电平不归零调制，通过高低 2 种电平区分二进制 0/1 | 4 电平不归零调制，通过 4 种等分电压电平区分 2bit 二进制组合 |
| 基础原理与速率换算 | 单符号承载比特数 | 1 bit / 符号 | 2 bit / 符号 |
| 基础原理与速率换算 | 比特速率与符号速率换算公式 | Rbit=Rbaud（比特速率 = 符号速率） | Rbit=2×Rbaud（比特速率 = 2× 符号速率） |
| 电气与信道性能 | 信号电平数量 | 2 个分立电平（高 / 低） | 4 个等分分立电平（L0/L1/L2/L3） |
| 电气与信道性能 | 相邻电平电压间距（噪声容限） | 全电压摆幅用于 2 个电平，噪声容限大 | 总摆幅均分为 3 段间隔，相邻电平间距仅为 NRZ 的 1/3，噪声容限大幅缩减 |
| 电气与信道性能 | 信噪比（SNR）需求 | 低，常规信道即可满足 | 比 NRZ 高约 9.5dB，对信道信噪比要求严苛 |
| 电气与信道性能 | 码间干扰（ISI）特性 | 同符号速率下 ISI 更小，电平跳变组合少 | 同符号速率下 ISI 更大，电平跳变组合更多；同比特速率下 ISI 更小，带宽需求低、信道衰减更小 |
| 电气与信道性能 | 眼图结构特征 | 单眼结构，仅 1 个垂直张开眼孔，眼图张开度大 | 三眼结构，3 层垂直眼孔，中间眼最易受噪声压缩，眼图张开度对噪声更敏感 |
| 电气与信道性能 | 对信道损耗 / 高频衰减的耐受能力 | 弱，高波特率下 PCB / 光纤高频衰减严重 | 强，同比特速率下波特率减半，大幅抑制信道高频损耗与趋肤效应 |
| 电气与信道性能 | 对电源噪声、串扰、反射的敏感度 | 低，常规电源与布线设计即可满足 | 高，极小的电压偏移、串扰即可造成电平误判，对电源完整性、信号完整性设计要求极高 |
| 系统硬件成本与配套电路 | 发送端（TX）电路需求 | 简单预加重 / 少量抽头 FFE 即可，电路架构简单 | 需多抽头 FFE 数字预失真电路，DSP 运算开销大，电路设计复杂度高 |
| 系统硬件成本与配套电路 | 接收端（RX）电路需求 | 仅需 CTLE 模拟连续时间均衡即可满足基础需求 | 必须配套 CTLE+FFE+DFE 三级 DSP 自适应均衡电路，硬件 DSP 为刚需 |
| 系统硬件成本与配套电路 | 前向纠错（FEC）电路需求 | 可选，仅长距场景需低开销 FEC，芯片占用面积小 | 标配刚需，必须配套高性能 FEC 电路，占用大量芯片面积与功耗 |
| 系统硬件成本与配套电路 | 模数转换（ADC）采样精度要求 | 低，常规位数 ADC 即可满足 | 需更高位数、更高线性度的高速 ADC，模拟前端设计难度与成本大幅提升 |
| 系统硬件成本与配套电路 | 芯片设计复杂度与开发周期 | 低，成熟 IP 核可直接复用，开发周期短 | 高，需定制化 DSP、ADC、FEC IP 核，开发周期长、验证难度大 |
| 系统硬件成本与配套电路 | 单通道芯片功耗水平 | 低，仅需基础驱动与均衡电路，功耗可控 | 高，DSP、FEC、高速 ADC 电路带来额外功耗，同速率下功耗高于 NRZ |
| 系统硬件成本与配套电路 | 硬件物料成本（芯片 + PCB / 线缆） | 芯片成本低，但高波特率下需高端低损耗 PCB / 线缆，整体成本高 | 芯片成本高，但同速率下可用常规 FR4 PCB、减少通道数量，整体布线与物料成本更低 |
1.4. PAM4高速信号特点
电平：4 个独立电平（约定标识：0、1、2、3；也有归一标注{-1,-1/3,1/3,1}/{-3,-1,1,3}）;
边沿种类：6 种上升 / 下降边沿;
符号跳转组合：12 种有效电平跳变 + 4 种电平保持（非跳变）;
符号跳变密度：75% 符号跳变密度，跳变更频繁，码间干扰来源更多;
电平标定：
- 电信号：用中间电压VA、VB、VC、VD定义 4 电平；
- 光信号：用中间光功率PA、PB、PC、PD定义 4 电平;
眼图结构 ：4 电平对应三层相互依存的三眼（上 / 中 / 下眼），电平跳转可同时影响多个眼孔，三个眼互相耦合;
2. PAM4高速串行信号工作原理
2.1. FEC前向纠错
PAM4 电平间距小、对噪声敏感，必须标配 FEC，用来抬升系统容错能力：
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电互连：FEC 前 BER 放宽至10−6；
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光互连：FEC 前 BER 指标比电学标准进一步放宽；
信号处理链路：
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原始数据 → FEC 编码（附加校验冗余位）→ 格雷编码映射 PAM4 符号 → 信道传输接收端：
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PAM4 符号 → 格雷解码还原比特流 → FEC 译码纠错 → 输出有效数据；
2.2. PAM4高速串行信号均衡技术
通道低通幅频特性会引入ISI 码间干扰、眼图闭合，PAM4 噪声裕量远小于 NRZ，必须依靠FFE+CTLE+DFE 组合均衡抬升高频分量、抵消信道畸变，张开三眼眼图；
PAM4 ：受 DFE 复杂度、芯片功耗约束，极少三者同开，主流 4 种精简搭配
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仅发射端 FFE（短距 VSR 场景）；
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仅接收端 CTLE（超低损耗 PCB / 光纤短距）；
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FFE + DFE（中长距高速 SerDes，主流）；
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CTLE + DFE（损耗偏大链路）；
下图显示了采用 2"阶"发射机 FFE( 即去加重 ) 的信号的眼图。跳变前的符号电压电平相对于非跳变位的电压电平被提升了一个恒定系数。去加重概念可以简便地推广到更长的 FFE 滤波器。符号电压电平称为 "光标"，其校正系数是恒定的，称为"阶"。被传送的位前面的光标 C(n) 称为前置光标，如 C(n-1)；后面的光标称为后置光标，如 C(n+1)。每个光标乘以一个阶，然后选择多个阶，以尽量抵消通道的频响。 PAM4 系统研究表明，采用 3 个以上的阶意义不大，因此我们预计大多数 13+ GBd PAM4 系统要求 3 阶发射机 FFE。
均衡技术解释参考：快速掌握高速信号均衡（FFE,CTLE,DFE）技术
3. PAM4高速串行信号测试
3.1. PAM高速串行信号测试项目
- 眼图测试参考：示波器眼图测试
- 抖动测试参考：快速掌握高速串行信号抖动测试原理
3.2. PAM4的时钟提取
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串并转换，将25 GBaud的PAM4信号转成4路并行的6.25 GBaud PAM4信号，并行化的好处是降低每路的波特率（速率），让PLL更容易捕捉频率和相位，也会获得更好的抖动性能；
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PD的核心部分是其前端电路 （PD-FE），它由并行的3 条数据通路和1条边沿通路构成，而每条通路均包含了1个判决器。PD-FE中除3位判决器之外通过一种新型的积分器，用来实现前述相邻数据的积分，并据此给出调节时钟相位的超前（DN） /滞后（UP）信号，进而控制锁相环路中的CP对环路滤波器（LPF）充放电流，闭环调节时钟相位；
