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修订版本：A3
译者说明
- 本文档为 RealDigital《RFSoC 4x2 Reference Manual》（Rev A3，共 28 页）的完整中文翻译，涵盖正文与附录 A--E 的全部内容。
- 原文中的照片与框图无法直接嵌入，翻译时保留图题，并以文字或表格形式完整重建图内信息（如时钟方案、电源框图）。
- 页眉页脚（"RFSoC 4x2 Reference Manual Page X of 28"）从略。
- 原文中的笔误与前后不一致之处均以"译者注"标出；正文一律按原文翻译，不作擅自改动。
- 信号名、器件型号、引脚名保持英文原文。
概述（Overview）
RFSoC 4x2 板卡是一套高性能计算系统，专为以最高 5 GSPS（Giga Samples Per Second，每秒千兆采样）采样信号、以最高 9.85 GSPS 生成信号而优化。该板基于 AMD-Xilinx ZYNQ UltraScale+ Gen3 RFSoC 器件，提供四个高速 ADC 端口、两个高速 DAC 端口、8 GB 高速 DDR4 内存，以及一个用于高速数据卸载的 QSFP28 端口。
RFSoC 板卡非常适合用作功能强大且高度可配置的软件无线电（SDR，Software Defined Radio）系统。AMD-Xilinx ZYNQ UltraScale+ 器件集成了一个四核 ARM Cortex-A53、一个双核 ARM Cortex-R5F、单芯片（monolithic）直接射频采样 ADC 与 DAC，以及若干其他用于协助采集和处理高速数据的高性能内核。
RFSoC 板卡可与所有 AMD-Xilinx Vitis/Vivado 工具以及 PYNQ 开源框架协同工作。板卡可直接通过板载 USB2 编程端口进行编程，也可在上电时从 SD 卡加载系统配置与软件。
图 1：RFSoC 框图（Figure 1: RFSoC Block Diagram）。 框图内容：AMD XCZU48DR 器件居中，分为处理系统（Processing System）、可编程逻辑（Programmable Logic）与 RF 数据转换器（RF Data Converters）三侧。处理系统侧连接：USB 控制器（FTDI 2232H，USB 转 PC 的 JTAG/UART）、SD 卡、4 GB DDR 内存、Vcc9 电源监测、Mini DisplayPort、100G QSFP28、GPIO（4 个 LED、2 个 RGB LED、5 个按钮、4 个拨码开关）、10/100/1000 以太网、2 个 LED、1 个按钮、2 路 USB 3.0 主机口与 1 路 USB 3.0 从机口；可编程逻辑侧连接：4 GB DDR 内存、Pmod+ 端口、SYZYGY 标准端口；RF 数据转换器侧连接：外部参考时钟（Ext. Ref. Clk）、PPS 时钟、经巴伦（Balun）的 4 路 RF ADC 与 2 路 RF DAC。
PYNQ
PYNQ 框架是一个开源环境，可使 AMD-Xilinx 平台更易于使用。PYNQ 基于 Jupyter，提供基于 Python 的接口来加载硬件 overlay 并控制可编程逻辑，而无需 ASIC 风格、以硬件为中心的设计工具。PYNQ 框架极大地简化了在数字系统中使用定制硬件的过程，让更广泛的工程师能够在自己的数字系统中享受到定制硬件带来的好处。
RFSoC 的高性能硬件与 PYNQ 框架相结合，为射频设计环境带来了全新层次的可视化与分析工具。
RFSoC 4x2 主要特性（RFSoC 4x2 Major Features）
RFSoC 4x2 板卡以 AMD-Xilinx 的 ZYNQ XCZU48DR UltraScale+ RFSoC 器件为核心，最关键的特性均由该 AMD-Xilinx 器件实现。XCZU48DR 包括（译者注：原文此处写作"XCZUDR48"，系笔误）：
处理系统（Processing System）
- 一个 64 位四核 ARM Cortex-A53 和一个 32 位双核 ARM Cortex-R5F
- 基于 ARM Mali-400 的 GPU 和 NEON 高级 SIMD 媒体处理引擎
- 单/双精度浮点单元
- 256 KB PS RAM，以及合计 60 Mb 的 72 位 UltraRAM 与块 RAM（block RAM）
- 支持 64 位、2400 MHz DDR4，带 8 通道 DMA 控制器
- 支持 PCI Express、SATA、DisplayPort、千兆以太网、USB3 及其他常见端口
- 系统内存管理单元（System Memory Management Unit）
可编程逻辑（Programmable Logic）
- 大规模可编程逻辑阵列，含 930K 逻辑单元和 4.2K DSP slice
- 符合 IEEE 802.3 标准的 100G 以太网
RF 系统（RF System）
- 8 个 14 位 RF ADC，最高采样率 5.0 GSPS
- 8 个 14 位 RF DAC，最高采样率 9.85 GSPS
- 8 个 SD-FEC IP 核
- 硬件支持最高 40 倍抽取/插值（decimation/interpolation）
RFSoC 板卡为 ZYNQ 器件配备了构建 SDR 系统所需的一切，包括高速存储器、高稳定度电源、干净而快速的时钟以及高速数据卸载通道。板卡主要特性包括：
- 四个 14 位 RF ADC SMA 端口，采样率最高 5 GSPS
- 两个 14 位 RF DAC SMA 端口，采样率最高 9.85 GSPS
- 外部时钟、同步与秒脉冲（pulse-per-second）SMA 端口
- 多个 USB 端口：一个用于 UART/JTAG 的 USB2 端口、两个 USB3 主机端口、一个 USB3 从机端口
- 10/100/1000 以太网
- 100G QSFP28 端口
- 连接处理系统（PS）的 4 GB、64 位、2400 MHz DDR4
- 连接可编程逻辑（PL）的 4 GB、64 位、2400 MHz DDR4
- MicroSD 卡座
- 多个高稳定度、高速时钟源，带先进的抖动抑制
- Mini DisplayPort
- 16 字符 × 2 行 OLED 显示屏
- 电池备份的实时时钟（RTC）
- 对电源电流与电压的主动监测
- SYZYGY 与 Pmod+ 扩展连接器
- GPIO 器件：按钮、拨码开关、LED、RGB LED
图 2：RFSoC 板卡主要元件（Figure 2: RFSoC Board Major Components）。 板卡实物照片（正反面）及标注，标注项包括：USB 控制按钮、MicroSD 卡槽、启动源选择开关（SD/JTAG）、JTAG 编程口、主电源开关、DC 电源插座、PL DDR4、JTAG 配件口、9.85 GSPS DAC 端口、10/100/1000 以太网口、16×2 OLED 显示屏、ZYNQ UltraScale+ RFSoC Gen3 XCZU48DR 芯片、100G QSFP28 笼子、5 GSPS ADC 端口、PS DDR4、USB3 主机连接器（×2）、USB3 从机连接器、时钟状态 LED、Skyworks 编程口、Sync IN（同步输入）、Clk IN（时钟输入）、秒脉冲 Clk IN、电源时序器编程口、电源状态 LED、Mini DisplayPort、PL GPIO（LED、RGB LED、拨码开关、按钮）、SYZYGY 标准连接器、PS GPIO（按钮与 LED）、Pmod+ 连接器。
入门指南（Getting Started）
RFSoC 4x2 板卡设计为在 PYNQ 框架内工作，并兼容所有 AMD-Xilinx Vitis/Vivado 工具。PYNQ 框架包含许多强大的硬件与软件资源/IP 核，可以让所有用户方便地使用 RFSoC 4x2 板卡的高级特性。
以下四个步骤提供了快速简便的流程，用于搭建 RFSoC 4x2 板卡并从 PYNQ 框架连接到它。关于所有受支持平台的更详细入门说明，以及更多信息、示例与资源，请访问 http://www.rfsoc-pynq.io。
第 1 步：板卡设置（Board Set-up）
- 插入 SD 卡
- 将启动模式设为 SD
- 连接 USB3 与电源线缆
- 将电源开关拨到 ON 位置
第 2 步：板卡上电（Board Power-on）
- 上电后，电源状态 LED 将点亮
- 约 30 秒后，DONE 与 INIT LED 将点亮
- 4 个白色用户 LED 会短暂闪烁并保持常亮
- OLED 显示屏将显示一个 IP 地址
第 3 步：连接板卡（Connect to the board）
- 在计算机上打开浏览器，访问 http://192.168.3.1/lab
- 输入
xilinx作为密码并登录
第 4 步：启动 IDE（Launch the IDE）
此时你已进入 Jupyter Lab IDE 与 PYNQ 框架。使用 PYNQ 自带的示例 notebook 开始探索 RFSoC 4x2 吧。
编程（Programming）
RFSoC 板卡包含一个基于 USB2 的 JTAG 编程/调试端口，可用于直接从 Vivado 环境下载硬件配置，以及从 Vitis 环境下载、执行和调试软件工程。
也可以使用存储在 MicroSD 卡上的硬件与软件配置文件来配置板卡。SD 卡槽附近标有"BOOT"的拨码开关用于在 USB2-JTAG 端口启动与 SD 卡启动之间选择（译者注：原文此处写作"USB2-JATG"，系笔误）。
上电时，如果 ZYNQ RFSoC 器件检测到 SD 卡座中存在格式正确的 SD 卡，它将自动从卡中下载配置与编程文件。可以使用 AMD-Xilinx 配置/编程工具，从在 Vitis 和/或 Vivado 环境中创建的自定义设计生成格式正确的 SD 卡。
也可以使用 PYNQ 环境配置 RFSoC 板卡。使用 PYNQ 时，板卡必须从含有 RFSoC 4x2 PYNQ 镜像的 SD 卡启动。RFSoC 套件中附带一张预装了 RFSoC 4x2 镜像的 MicroSD 卡。也可以将 RFSoC PYNQ 镜像烧写到其他 MicroSD 卡上用于启动系统。建议使用品牌 MicroSD 卡，Class 10（或更高）、16 GB（或更大），例如各大零售商有售的 SanDisk Edge 16GB Class 10 卡。RFSoC PYNQ 镜像可通过 www.realdigital.org 和/或 www.rfsoc-pynq.io 获取。
另有若干按钮输入与 LED 状态指示可用于控制和跟踪编程状态：
按钮（Button）
| 按钮 | 功能 |
|---|---|
| PROG | PL 复位。清除全部配置数据并启动一次新的 PL 编程周期 |
| POR | PS 复位。复位处理系统并启动一次新的编程周期 |
| SRST | 系统复位。复位整个系统并启动一次新的编程周期 |
LED
| LED | 指示含义 |
|---|---|
| Done | PL 配置完成 |
| ERR_Out | 编程期间发生 PMU 故障 |
| ERR_Status | PMU 中存在错误状态 |
| PS_POR | 按下 POR 按钮时置位 |
| PS_SRST | 按下 SRST 按钮时置位 |
| PS_INIT | PL 已初始化 |
图 3：编程状态与控制（Figure 3: Programming status and control）。 图示内容：PROG、POR、SRST 三个按钮与 AMD XCZU48DR 的连接关系；DONE、ERR OUT、ERR STS、POR、SRST、INIT 等状态 LED 分别对应器件的 PROG、Done、ERR_Out、ERR_Status、PS_POR_N、PS_SRST_N、PS_INIT_B 信号。
采样电路（Sampling Circuits）
ADC 输入与 DAC 输出信号经过去耦电容和一个巴伦（balun），信号链中没有有源器件。
每个 SMA 与 ADC 之间连接了一个额定工作范围 10 MHz--10 GHz 的 MABA-011118 巴伦，使得单端天线和其他信号源无需任何外部电路即可直接连接。在 RFSoC 板卡上，巴伦和电容位于六块 10 mm × 14 mm 的射频屏蔽罩之下，以获得更好的电路隔离。
附录 D 给出了摘自 AMD-Xilinx 文档 DS926 的表格，列出 XCZU48DR 的 RF-ADC 电气特性。更多信息请参阅 AMD-Xilinx 网站上的源文档。
附录 E 给出了摘自 AMD-Xilinx 文档 DS926 的表格，列出 XCZU48DR 的 RF-DAC 电气特性。更多信息请参阅 AMD-Xilinx 网站上的源文档。
RFSoC 器件中的 ADC 和 DAC 按 tile（片块）组织，每个 tile 包含两个 ADC 和两个 DAC。在 RFSoC 4x2 板卡上，SMA 连接器驱动两个 tile 中的四个 ADC：ADCA 和 ADCB（板卡丝印标注）连接到 tile 224 中的 ADC，ADCC 和 ADCD 连接到 tile 226 中的 ADC；以及两个 tile 中的两个 DAC：DACA 位于 tile 228，DACB 位于 tile 230。每个 tile 包含一个 PLL 以及全部必要的时钟处理逻辑与分配走线（供模拟和数字逻辑使用），并且每个 ADC 配有一个数字下变频器（DDC），每个 DAC 配有数字上变频器（DUC）。
译者注：本节正文与图 4 给出的映射为 ADCA/ADCB→tile 224、ADCC/ADCD→tile 226、DACA→tile 228、DACB→tile 230；但附录 A 的 RF 子系统引脚表中给出的是 ADC_A/ADC_B→tile 226、ADC_C/ADC_D→tile 224、DAC_A→tile 230、DAC_B→tile 228。两处不一致，原文如此，请以实际原理图/约束文件为准。
AMD-Xilinx Zynq UltraScale+ RFSoC Gen3 集成了最高 5 GSPS 的 14 位直接射频采样模数转换器（RF-ADC），以及最高 9.85 GSPS 的 14 位射频采样数模转换器（RF-DAC）。这些数据转换器具有高精度、高速度和高能效，且都高度可配置，并与 Zynq UltraScale+ RFSoC 的可编程逻辑（PL）资源紧密集成。
Vivado IP 目录中提供了这些数据转换器的可定制模块，配置参数可通过对话框界面方便地输入。采样数据通过 AXI Stream 接口进出转换器模块，该接口可配置至最高 512 位宽。数据可配置为实数（real）或 I/Q 形式，每个通道都可配置数字上变频器（DUC）和数字下变频器（DDC），以及混频器设置和奈奎斯特区（Nyquist zone）选择。
图 4：ADC 输入与 DAC 输出（Figure 4: ADC inputs and DAC outputs）。 图示内容：6 个 SMA 接口各经隔直电容与巴伦（Balun）接入 AMD XCZU48DR：ADC Tile 224 含 ADC A、ADC B；ADC Tile 226 含 ADC C、ADC D；DAC Tile 228 含 DAC A；DAC Tile 230 含 DAC B。
时钟（Clocks）
RFSoC 使用多个精密时钟合成器与抖动衰减器，产生 FPGA 结构和 RF/采样电路所需的高稳定度、高精度时钟。
处理系统和 FPGA 结构使用的大部分时钟信号由一颗 Skyworks Si5395 时钟倍频器/抖动衰减器产生，其输入为 48 MHz 晶体谐振器。Si5395 器件可根据存储在其内部配置 ROM 中的用户编程参数产生多种频率。在 RFSoC 板卡上，这些参数已在出厂时编程，用于产生下图所示的频率（该预编程器件的完整型号为 SI5395B-A13886-GM）。通过板上标有"SI5395 PROG"的 I2C 编程端口/连接器，可以重新编程 ROM 以产生其他频率。注意：该 ROM 只能更新两次。关于获取和使用 Skyworks ClockBuilderPro 软件及编程适配器的信息，请参阅 Skyworks 文档 UG286。
一颗德州仪器（TI）LMK04828 超低噪声时钟抖动清除器用于从 Si5395 提供的 100 MHz 时钟产生额外的 FPGA 结构时钟。LMK 器件还从一个 160 MHz VCXO 接收第二路时钟输入，并可利用该输入产生驱动两颗 RF 频率合成器的时钟。RF 合成器产生 RFSoC 采样电路使用的高速、稳定时钟信号。默认情况下，LMK 被编程为驱动标有"PLL1"和"PLL2"的两个 LED，用于指示内部 VCO 正在向 RF 合成器输出稳定时钟信号。
LMK 还可通过 SMA 连接器接收外部时钟输入（CLK IN）和同步输入（SYNC IN）。外部时钟输入允许使用外部时基；SYNC 输入允许多块 RFSoC 板卡之间同步。如果需要使用 SYNC 输入，必须使能 LMK 的 OUT1 和 OUT5 以同步下游的 LMX（OUT1 和 OUT5 默认断电关闭）。使能 OUT1 和 OUT5 还会复位 LMX 中的分频器，从而使所有 ADC 和 DAC 时钟完全同步。
ADC 和 DAC 的采样时钟由德州仪器 LMX2594 RF 频率合成器产生。每颗 LMX 器件各驱动一个 LED，用于指示合成器正在输出稳定的时钟信号。
上电后，必须先对 LMK 和 LMX 器件编程以产生规定的输出频率，然后才能使用。LMK 和两颗 LMX 芯片通过 SPI 总线连接到 ZYNQ RFSoC 的处理系统，因此可以在运行时编程（译者注：原文此处为"The LMX and two LMX chips"，应为"The LMK and two LMX chips"之误）。当加载 RFSoC 4x2 overlay 时，PYNQ 框架提供的软件环境会在启动序列中自动对 LMK 和 LMX 编程。
通过更改启动序列中编程写入的器件参数，可以改变 LMK 的输入时钟源，也可以改变 LMK 和 LMX 器件产生的频率。要为 LMK 或 LMX 器件创建新的编程文件，可使用免费的 TI TICSPRO 软件工具生成带有所需配置的"TICS"文件（见 https://www.ti.com/tool/TICSPRO-SW）。随后即可在启动序列中使用 TICSPRO 生成的 TICS 文件对 LMK 和/或 LMX 编程。PYNQ 的 xrfclk 软件包支持使用 TICS 文件配置 LMK 和 LMX；更多信息请参阅 PYNQ 文档。
在 RFSoC 板卡上，LMK 和 LMX 器件位于三块 20 mm × 20 mm 的射频屏蔽罩之下，以获得更好的电路隔离并抑制可能的辐射。
图 5：RFSoC 时钟方案（Figure 5: RFSoC Clocking Scheme）。 下图给出 RFSoC 4x2 板卡的时钟产生与分配。注意：图中所示频率均为 RFSoC PYNQ overlay 产生的默认频率，全部可通过重新编程 LMK 和 LMX 器件修改。时钟树内容重建如下：
Si5395B-A13886-GM（48 MHz 晶体 → OSC IN，出厂编程）的默认输出：
| Si5395 输出 | 频率/电平标准 | 去向 |
|---|---|---|
| OUT8 | 33 MHz LVCMOS | PS REFCLK |
| OUT0A | 100 MHz LVDS | SYS REFCLK（FPGA 结构） |
| OUT1 | 200 MHz LVDS | PL DDR4 REFCLK |
| OUT9A | 156.25 MHz LVDS | QSFP+ REFCLK |
| OUT4 | 27 MHz LVDS | GTR DisplayPort |
| OUT0 | 100 MHz LVDS | GTR USB3 |
| OUT9 | 156.25 MHz LVDS | GTY QSFP+ |
| OUT6 | 24 MHz LVCMOS | USB2 PHY |
| OUT2 | 100 MHz LVDS | LMK04828 的 CLK IN1 |
LMK04828 的输入与输出：
| LMK04828 引脚 | 频率/类型 | 连接 |
|---|---|---|
| CLK IN0 | 外部输入 | 外部参考时钟（Ext. Ref. Clk）SMA |
| CLK IN1 | 100 MHz LVDS | 来自 Si5395 OUT2 |
| SYNC IN | 外部输入 | 同步（Sync）SMA |
| OSC IN | 160 MHz | 160 MHz VCXO |
| OUT0 | 245.76 MHz 差分 | LMX2594（PLL1）的 OSC_IN |
| OUT1 | SYNC | LMX2594（PLL1）的 SYNC（默认关闭） |
| OUT3 | 7.68 MHz 差分 | RF SYS REFCLK（主定时参考，MASTER TIMING REFERENCE） |
| OUT4 | 245.76 MHz 差分 | LMX2594（PLL2）的 OSC_IN |
| OUT5 | SYNC | LMX2594（PLL2）的 SYNC（默认关闭） |
| OUT8 | 122.88 MHz 差分 | PL SYS REFCLK |
| OUT9 | 7.68 MHz | PL RF SYS REFCLK |
| OUT11 | Clk_Out | 未贴装的 SMA |
| STAT1 / STAT2 | 状态 | PLL1 / PLL2 指示灯 LED |
两颗 LMX2594 RF 合成器的输出：
| LMX2594 | 输出 | 频率 | 去向 |
|---|---|---|---|
| PLL2 | B | 491.52 MHz 差分 | DAC Tile 228 |
| PLL2 | A | 491.52 MHz 差分 | DAC Tile 230 |
| PLL1 | B | 491.52 MHz 差分 | ADC Tile 224 |
| PLL1 | A | 491.52 MHz 差分 | ADC Tile 226 |
LMK 与两颗 LMX 通过 SPI 总线（LMK_CSB、RF_PLL_SCK、RF_PLL_SDI、RF_PLL_SDO、RF_PLL1_CSB、RF_PLL2_CSB）连接至处理器。
秒脉冲（Pulse-per-second，PPS）接口
RFSoC 板卡包含一个 PPS 接口，可用于捕获 PPS 无线电信标信号。PPS 信号通常非常精确且稳定，由各种设备广播，用于在相对较大的区域内形成无线同步脉冲。PPS 接收机可以利用 PPS 脉冲将时钟漂移随时间的影响降至最低，并与其他接收机保持同步。
RFSoC 板卡提供两路 PPS 信号（分别由比较器和施密特触发器产生），以及一个 8 位 SPI ADC。引脚连接见附录 A。
图 6：PPS 信号调理（Figure 6: PPS signal conditioning）。 图示内容：PPS 信号经 SMA 输入，通过阻容网络后分三路进入 AMD XCZU48DR：经 LMV7235 比较器输出 IRIG_COMP_OUT；经施密特触发器输出 IRIG_TRIG_OUT；经 ADS7885S ADC（3.3V 供电）输出 IRIG_TRIG_SDO、IRIG_TRIG_SCK、IRIG_TRIG_CS_N。
电源（Power Supplies）
板卡电源由外置 12 V、10 A 墙插式电源提供，使用 2.1 mm 中心正极圆形插头（套件中附带）。输入电源经过 EMI 滤波器和一个功率 FET，该 FET 由德州仪器 LM25069 过压/过功率保护电路控制。LM25069 由板卡右上角的"ON-OFF"开关使能。当电源开关打开时，若输入电压处于 10.7 V 至 13.3 V DC 的规定范围内，LM25069 将导通功率 FET，并持续供电，直到开关被关闭、检测到过大功率（约超过 110 W）、或检测到欠压/过压为止。主电源开关附近的蓝色 LED 指示输入电压是否存在，绿色 LED 指示 LM25069 是否已允许输入电源流向主稳压器。
由于 AMD-Xilinx ZYNQ UltraScale+ RFSoC 的耗散功率可能超过 20 W，需要散热片与风扇来排出多余热量。风扇控制器驱动两个状态 LED：风扇连接器附近标有"FAIL"的黄色 LED 指示风扇电机转子卡死，若点亮，应更换新的散热片与风扇组件；连接器附近标有"OVER TEMP"的红色 LED 指示裸片温度故障。过温故障将触发 RFSoC 的上电复位信号以复位系统。如果过温 LED 在一次复位周期后仍然点亮，请关闭主开关、拔下电源插头、移除所有配件板并拔掉所有线缆；等待至少两分钟后重新上电，确认该 LED 未点亮且散热风扇运转正常。
如果 LM25069 因错误状态（即功率过大、欠压或过压）切断主电源，请关闭主开关、拔下电源插头、移除所有配件板并拔掉所有线缆；等待至少两分钟后重新上电，并确认散热风扇运转正常。
下面第一张图给出主电源。一系列开关电源产生全部所需的系统电压，状态 LED 显示大多数电源的工作状态（这些 LED 全部位于板卡右下角，丝印标注如图所示）。其中三路开关电源的输出为 ADC 和 DAC 采样电路供电，但不是直接供电------这三路电源驱动下游的 LDO，由 LDO 为采样电路供电。这种拓扑能够产生尽可能"干净"的 ADC 和 DAC 电源（见下面第二张图）。
德州仪器 INA220 电源监测 IC 用于对九路最关键的电源进行主动监测。INA220 以 0.5% 的精度测量电源电压与分流压降，处理系统可通过 CMON I2C 总线按下图所示地址读取数据。
图 7：RFSoC 4x2 主电源（Figure 7: Main RFSoC 4x2 power supplies）。 重建如下（输入：12 V、10 A 中心正极 DC 电源 → EMI 滤波器 → LM25069（由 ON/OFF 开关使能）→ 各开关稳压器）：
| 稳压器 | 输出电源轨 | 供电能力 | 用途 | INA220 地址（CMON I2C） | 状态 LED |
|---|---|---|---|---|---|
| 2 × LTC7150S | VCC0V85 | 40 A | FPGA 核、FPGA I/O、PS 电源、RF 电源 | 0x40 | 0V85 |
| LTC3636 | VCC3V3 | 6 A | PS I/O | 0x41 | 3V3 |
| LTC3636 | VCC1V8 | 6 A | FPGA VAUX、FPGA I/O、PS VAUX、PS I/O、PS 接口 | 0x42 | 1V8 |
| TPS56324（VFB 由 DAC101 经 SYZYGY I2C 总线控制） | SYZYGY_VIO_BUS | 3 A | SYZYGY | 0x48 | --- |
| LTC3636 | VCC0V9 | 6 A | MGT | --- | 0V9 |
| LTC3636 | VCC1V2 | 6 A | MGT | --- | 1V2 |
| LTC3636 | VCC1V1_PRE | 6 A | LDO 电源 | --- | RF_PRE |
| LTC3636 | VCC2V5_PRE | 6 A | LDO 电源 | --- | RF_PRE |
| LTC3636 | VCC3V5_PRE | 6 A | LDO 电源 | --- | --- |
| LTC3636 | VCC5V0 | 6 A | USB、SYZYGY | --- | 5V0 |
| LTM4632 | VCC1V2_PS | 3 A | PS DDR4 | --- | DDR_PS |
| LTM4632 | VTT_DDR4_PS | 3 A | PS DDR4 | --- | DDR_PS |
| LTM4632 | VCC1V2_PL | 3 A | PL DDR4 | --- | DDR_PL |
| LTM4632 | VTT_DDR4_PL | 3 A | PL DDR4 | --- | DDR_PL |
图 8：RFSoC 4x2 采样电路的 LDO 电源（Figure 8: LDO power supplies for RFSoC 4x2 sampling circuits）。 重建如下：
| 输入（来自开关电源） | LDO | 输出 | INA220 地址（CMON I2C） |
|---|---|---|---|
| VCC1V1_PRE | ADP1763 | VDAC_AVCC（0.925 V @ 3 A） | 0x43 |
| VCC2V5_PRE | ADP1763 | VDAC_AVCCAUX（1.8 V @ 2 A） | 0x46 |
| VCC3V5_PRE | ADM7172 | VDAC_AVTT（2.5 V @ 2 A） | 0x47 |
| VCC1V1_PRE | ADM7172 | VADC_AVCC（0.925 V @ 3 A） | 0x44 |
| VCC2V5_PRE | ADM7172 | VADC_AVCCAUX（1.8 V @ 2 A） | 0x45 |
| VCC3V5_PRE | ADM7172 | VCCP3V3_CLK（3.3 V @ 2 A） | --- |
存储器（Memories）
RFSoC 包含两个独立的 4 GB、64 位、2400 MHz DDR4 内存阵列------一个连接到处理系统，供处理器操作使用；一个连接到 FPGA 结构，供采样数据使用。两个内存阵列都使用四片 512 MB、16 位存储器，地址、定时与控制信号并联布线到所有存储器，数据与数据选通（strobe）则分别单独布线。
两条内存总线均可支持 2400 MHz 的传输速率。各引脚分配可在原理图以及附录 A 的引脚文件中找到。
除外部 DDR4 存储器外，RFSoC 器件的可编程逻辑部分还包含合计 60 Mb 的 UltraRAM 与双口块 RAM，处理系统包含 256 KB SRAM。
图 9：RFSoC 外部存储器组织（Figure 9: RFSoC External Memory Organization）。 图示内容：PS 侧与 PL 侧各由 4 片 16 位 DDR4 存储器（Micron MT40A512M16LY-062E，×4）组成 64 位数据宽度：定时与控制（17 位）、地址（17 位）并联至 4 片；数据（4 × 16 位）、字节选通（Byte Strobes，各 2 位）分别独立连接至 AMD XCZU48DR 的 PS 与 PL 数据端口。
数据端口（Data Ports）
RFSoC 板卡提供多个用于高速数据卸载以及交换状态、控制和编程信息的端口。在 Real Digital 与 RFSoC PYNQ 网站提供的 PYNQ 启动镜像所包含的 Linux 系统中，所有数据端口都配有驱动程序。
QSFP28 端口
RFSoC 板卡包含一个 QSFP28（Quad Small Form Factor Pluggable，四通道小型可插拔）收发器端口，支持以太网、光纤（Fiber）、InfiniBand 和 SONET/SDH 标准，数据速率可选，最高 100 Gbps。连接器附近标有"QSFP PRESENCE"的 LED 在识别到插入的模块时点亮。
以太网（Ethernet）
一颗德州仪器 DP83867CRRGZR 以太网 PHY 通过 RGMII 接口连接到 RFSoC 处理系统中四个可用的三速以太网 MAC 之一。该 MAC 支持巨型帧（jumbo frame），并通过基于 IEEE Std 1588v2 的接口支持时间戳。
三个状态 LED 显示以太网状态：Halo RJ45 以太网连接器内集成的黄色 LED 显示千兆链路状态，连接器内的绿色 LED 显示活动状态；RJ45 连接器附近的蓝色"LINK"LED 显示 10/100 连接的链路状态。
USB2/UART 端口
位于主电源开关附近、标有"PROG UART"的 microUSB 端口由一颗 FTDI2232 USB2 从机控制器驱动。FTDI 器件绑定到主计算机上的 FTDI 驱动，提供一个供 AMD-Xilinx 工具使用的 JTAG 编程端口，以及一个通用 COM 端口。JTAG 与 COM 端口相互独立，且始终同时可用。
COM 端口使用两线接口，连接到处理系统引脚 A26（RXD）与 A27（TXD）。microUSB 连接器附近标有 RX 和 TX 的两个 LED 显示 UART 活动。
USB3 端口
RFSoC 板卡包含两个 USB3 主机端口和一个 USB3 从机端口。
主机端口符合 USB 3.0 与 Intel XHCI 规范，支持 SuperSpeed、High-Speed、Full-Speed 与 Low-Speed 模式的所有配置。主机端口由一颗 USB5742 双端口 HS USB 集线器控制器驱动，所有信号均有 ESD 二极管保护。两个主机端口连接器均可向所连接设备提供约 2.5 A 电流。若从连接器吸取的电流超过约 2.5 A，德州仪器 TPS25200 电子保险丝（e-fuse）将切断流向 USB 连接器电源引脚的电流；当 e-fuse 切断电流时，标有"USB FAULT TOP/BOTTOM"的 LED 将点亮。
设备/从机端口支持最多 12 个端点（endpoint），工作速率最高 5.0 Gb/s。
GPIO
RFSoC 板卡提供若干通用 I/O 器件，包括按钮、拨码开关和 LED，可用于自定义控制输入与状态指示。所有 GPIO 输入输出均为高电平有效，惟 URST 按钮为低电平有效。
处理系统侧：一个按钮和两个绿色 LED（板卡丝印见图），全部位于板卡底部、SYZYGY 与 Pmod 连接器之间。
可编程逻辑侧：五个按钮、四个白色 LED、两个 RGB LED 和四个拨码开关（板卡丝印见图），连接到 FPGA 引脚。所有器件均位于板卡左下角。
所有 GPIO 器件的引脚号见附录 A。
图 10：GPIO（Figure 10: GPIO）。 图示内容：PS 侧------PS_PB 按钮、PS_LD0、PS_LD1 两个绿色 LED；PL 侧------5 个按钮（PL_PBn）、4 个白色 LED（PL_LEDn）、2 个 RGB LED（PL_RGBn）、4 个拨码开关（PL_SWn）；URST 按钮（BTN9，低电平有效）；均连接至 AMD XCZU48DR。
OLED 显示屏
RFSoC 板卡包含一个 NewHaven 0216AW 16×2 字符显示屏，通过 SPI 总线连接到处理系统。默认的 PYNQ 框架在启动与正常运行期间用该屏显示板卡状态。框架中已有驱动，可显示自定义消息。
Mini DisplayPort
RFSoC 4x2 板卡包含一个 mini DisplayPort 接口，用于驱动高分辨率显示器。
Zynq UltraScale+ RFSoC 集成了 DisplayPort 接口模块，可驱动最高 6 Gb/s 的高速串行收发器，因此无需其他接口器件。该 DisplayPort 接口基于 VESA DisplayPort 标准第 1 版修订 2a（Version 1, Revision 2a），提供多个接口，可处理来自 PS 或 PL 的实时音视频流，或输出存储在内存帧缓冲中的音视频。它同时支持两条音视频流水线，提供即时渲染特性，如 alpha 混合、色度重采样、色彩空间转换和音频混音。DisplayPort 可使用 PS PLL 之一或来自 PL 的时钟产生像素时钟。
若从连接器吸取的电流超过约 2.5 A，德州仪器 TPS25200 e-fuse 将切断流向 DisplayPort 3.3V 电源引脚的电流；当 e-fuse 切断电流时，标有"DP FAULT"的 LED 将点亮。
扩展连接器（Expansion Connectors）
SYZYGY 端口
RFSoC 板卡包含一个标准 SYZYGY 端口。40 针 Samtec QSE SYZYGY 连接器包含 32 个差分布线的 FPGA 信号（数据传输能力最高 500 MHz）、一个差分时钟、一个 I2C 总线、一个固定 5V/3A 电源、一个固定 3.3V/3A 电源，以及一个 3A、1.2V 至 3.3V 用户可编程电源。SYZYGY 附近的状态 LED 在 VIO 电压使能时点亮。
多家厂商生产为 FPGA 系统增加各种功能的插接板，定制板卡也可以较低成本方便地制作。更多信息见 www.syzygyfpga.io。
Pmod+ 端口
RFSoC 板卡包含一个 30 针 Pmod+ 端口。Pmod 端口将 24 个差分布线的 FPGA 信号引至一个简单、低成本的 100-mil DIP 连接器。用户可以连接信号速度最高约 50 MHz 的自定义外设板，或连接多家厂商提供的各种 Pmod 外设中的任意一种。
在 Pmod+ 端口的 30 个连接器引脚中，4 个接地、4 个接 Vdd、22 个接 FPGA 信号（译者注：前文作 24 个信号，此处作 22 个，原文如此）。全部 22 个 FPGA 信号均按差分对布线。连接器信号的组织方式使得：可将两个标准 12 针 Pmod 连接器插入标记好的孔位子集，或将整个 30 针连接器用作双 Pmod（double-Pmod）。Pmod 引脚分配见附录 A。
图 11：Pmod+ 连接器（Figure 11: Pmod+ Connector）。 图示内容：30 针连接器分为 PmodA 与 PmodB 两个 12 针子集，两端为 3V3 与 GND 引脚，并标注 Pin 1 位置。
附录 A：RFSoC 4x2 引脚表（Appendix A. RFSoC 4x2 Pinout Tables）
除非另有说明，所有信号均使用 LVCMOS18 I/O 标准。
时钟信号（Clock Signals）
可编程逻辑时钟（Programmable Logic Clocks）
| 信号 | 用途 | 引脚 | 速率 | I/O 标准 |
|---|---|---|---|---|
| PL_DDR4_REF_CLK_P | DDR4 CLOCK | G12 | 200 MHz | DIFF_SSTL12 |
| PL_DDR4_REF_CLK_N | DDR4 CLOCK | G13 | 200 MHz | DIFF_SSTL12 |
| SYS_CLK_100M_P | GENERAL PL CLOCK | AM15 | 100 MHz | LVDS |
| SYS_CLK_100M_N | GENERAL PL CLOCK | AM15 | 100 MHz | LVDS |
| SYS_CLK_QSFP_P | QSFP SUBSYSTEM | AL17 | 156.25 MHz | LVDS |
| SYS_CLK_QSFP_N | QSFP SUBSYSTEM | AM17 | 156.25 MHz | LVDS |
| FPGA_REFCLK_IN_P | FOR ADC/DAC SUBSYSTEM | AN11 | 122.88 MHz | LVDS |
| FPGA_REFCLK_IN_N | FOR ADC/DAC SUBSYSTEM | AP11 | 122.88 MHz | LVDS |
| SYS_REF_FPGA_P | FOR ADC/DAC SUBSYSTEM | AP18 | 7.68 MHz | LVDS |
| SYS_REF_FPGA_N | FOR ADC/DAC SUBSYSTEM | AR18 | 7.68 MHz | LVDS |
译者注：原表中 SYS_CLK_100M_P 与 SYS_CLK_100M_N 均印为 AM15，P/N 两端不可能共用同一引脚，系原文排版错误，实际引脚请以原理图为准。
处理系统时钟（Processing System Clocks）
| 信号 | 用途 | 引脚 | 速率 | I/O 标准 |
|---|---|---|---|---|
| PS_REF_CLK | PS reference clock | AC30 | 33.333 MHz | LVCMOS18 |
| GTR_505_REF_CLK_DP_N | DisplayPort | AJ34 | 27 MHz | LVDS |
| GTR_505_REF_CLK_DP_N | DisplayPort | AJ35 | 27 MHz | LVDS |
| GTR_505_REF_CLK_USB3_P | USB3 | AG35 | 100 MHz | LVDS |
| GTR_505_REF_CLK_USB3_N | USB3 | AG35 | 100 MHz | LVDS |
译者注：原表中 DisplayPort 两行均印为 GTR_505_REF_CLK_DP_N（其中一行应为 _P）；USB3 的 _P/_N 两行均印为 AG35。均系原文排版错误，如实保留。
可编程逻辑信号（Programmable Logic Signals）
PMOD 连接器（PMOD Connector）
| 信号 | 引脚 | 信号 | 引脚 |
|---|---|---|---|
| PMOD0_0 | AF16 | PMOD1_4 | AU15 |
| PMOD0_1 | AG17 | PMOD1_5 | AP14 |
| PMOD0_2 | AJ16 | PMOD1_6 | AT15 |
| PMOD0_3 | AK17 | PMOD1_7 | AU14 |
| PMOD0_4 | AF15 | PMOD01_0 | AW16 |
| PMOD0_5 | AF17 | PMOD01_1 | AW15 |
| PMOD0_6 | AH17 | PMOD01_2 | AW14 |
| PMOD0_7 | AK16 | PMOD01_3 | AR16 |
| PMOD1_0 | AW13 | PMOD01_4 | AV16 |
| PMOD1_1 | AR13 | PMOD01_5 | AT16 |
| PMOD1_2 | AU13 | ||
| PMOD1_3 | AV13 |
SYZYGY 连接器（SYZYGY Connector）
| 信号 | 引脚 | 信号 | 引脚 |
|---|---|---|---|
| SYZYGY_D0_P | AU2 | SYZYGY_S16 | B8 |
| SYZYGY_D0_N | AU1 | SYZYGY_S17 | AR6 |
| SYZYGY_D1_P | A7 | SYZYGY_S18 | D6 |
| SYZYGY_D1_N | A6 | SYZYGY_S19 | AR7 |
| SYZYGY_D2_P | AV3 | SYZYGY_S20 | C6 |
| SYZYGY_D2_N | AV2 | SYZYGY_S21 | AU7 |
| SYZYGY_D3_P | C8 | SYZYGY_S22 | B5 |
| SYZYGY_D3_N | C7 | SYZYGY_S23 | AV7 |
| SYZYGY_D4_P | AW4 | SYZYGY_S24 | A5 |
| SYZYGY_D4_N | AW3 | SYZYGY_S25 | AU8 |
| SYZYGY_D5_P | E9 | SYZYGY_S26 | C5 |
| SYZYGY_D5_N | E8 | SYZYGY_S27 | AV8 |
| SYZYGY_D6_P | AT7 | SYZYGY_P2C_CLK_P | AV6 |
| SYZYGY_D6_N | AT6 | SYZYGY_P2C_CLK_N | AV5 |
| SYZYGY_D7_P | F6 | SYZYGY_C2P_CLK_P | B10 |
| SYZYGY_D7_N | E6 | SYZYGY_C2P_CLK_N | B9 |
用户按钮（User Pushbutton）
| 信号 | 引脚 |
|---|---|
| PL_USER_PB0 | AV12 |
| PL_USER_PB1 | AV10 |
| PL_USER_PB2 | AW9 |
| PL_USER_PB3 | AT12 |
用户拨码开关（User Slide Switches）
| 信号 | 引脚 |
|---|---|
| PL_USER_SW0 | AN13 |
| PL_USER_SW1 | AU12 |
| PL_USER_SW2 | AW11 |
| PL_USER_SW3 | AV11 |
用户 LED（User LEDs）
| 信号 | 引脚 | 信号 | 引脚 |
|---|---|---|---|
| PL_USER_LED0 | AR11 | PL_LEDRGB0_B | AN8 |
| PL_USER_LED1 | AW10 | PL_LEDRGB1_R | AR12 |
| PL_USER_LED2 | AT11 | PL_LEDRGB1_G | AP8 |
| PL_USER_LED3 | AU10 | PL_LEDRGB1_B | AT10 |
| PL_LEDRGB0_R | AM8 | ||
| PL_LEDRGB0_G | AM7 |
1PPS 控制（1PPS Control）
| 信号 | 引脚 |
|---|---|
| IRIG_ADC_SDO | AK13 |
| IRIG_ADC_SCLK | AH12 |
| IRIG_COMP_OUT | AJ13 |
| IRIG_TRIG_OUT | AH13 |
QSFP
| 信号 | 引脚 | 备注 |
|---|---|---|
| SFP_MODPRSL | AL22 | MODULE PRESENT（模块存在） |
| SFP_INTL | AM22 | MODULE INTERRUPT（模块中断） |
| SFP_RESETL | AL21 | MODULE RESET（模块复位） |
| SFP_LPMODE | AN22 | MODULE LOW POWER MODE（模块低功耗模式） |
| SFP_MODSEL | AK22 | MODULE SELECT（模块选择） |
| GTY_128_REF_CLK_QSFP_P | AA33 | 156.25 MHz |
| GTY_128_REF_CLK_QSFP_N | AA34 | 156.25 MHz |
| QSFP_TX1_P | Y35 | |
| QSFP_TX1_N | Y36 | |
| QSFP_TX2_P | T35 | |
| QSFP_TX2_N | T36 | |
| QSFP_TX3_P | V35 | |
| QSFP_TX3_N | V36 | |
| QSFP_TX4_P | R33 | |
| QSFP_TX4_N | R34 | |
| QSFP_RX1_P | R38 | |
| QSFP_RX1_N | R39 | |
| QSFP_RX2_P | W38 | |
| QSFP_RX2_N | W39 | |
| QSFP_RX3_P | U38 | |
| QSFP_RX3_N | U39 | |
| QSFP_RX4_P | AA38 | |
| QSFP_RX4_N | AA39 |
杂项（Miscellaneous）
| 信号 | 引脚 | 备注 |
|---|---|---|
| URST_B | AN12 | USER RESET PUSH BUTTON ACTIVE LOW（用户复位按钮，低电平有效） |
| CMON_ALERT | AG12 | COMMON CURRENT MONITOR ALERT (PL I2C0)（公共电流监测告警） |
处理系统信号（Processing System Signals）
MICRO SD（启动）（MICRO SD (Boot)）
| 信号 | 引脚 |
|---|---|
| MIO13_SD0_DQ0 | R28 |
| MIO14_SD0_DQ1 | P29 |
| MIO15_SD0_DQ2 | U28 |
| MIO16_SD0_DQ3 | R29 |
| MIO21_SD0_CMD | V29 |
| MIO22_SD0_CLK | Y28 |
| MIO24_SD0_CD_N | Y29 |
| MIO25_SD0_WP_N | W29 |
Display Port
| 信号 | 引脚 | 备注 |
|---|---|---|
| MIO27_DP_AUX_DATA_OUT | C25 | |
| MIO28_DP_HPD | F25 | |
| MIO29_DP_AUX_DATA_OE | B25 | |
| MIO30_DP_AUX_DATA_IN | D25 | |
| DP1_TX_P | AK36 | GTR0 |
| DP1_TX_N | AK37 | GTR0 |
| DP0_TX_P | AH36 | GTR1 |
| DP0_TX_N | AH37 | GTR1 |
UART
| 信号 | 引脚 |
|---|---|
| MIO32_UA1_RXD | A26 |
| MIO33_UA1_TXD | A27 |
OLED
| 信号 | 引脚 | 备注 |
|---|---|---|
| OLED_SPI_SCLK | W26 | MIO6 |
| OLED_SPI_CSN | R27 | MIO9 |
| OLED_SPI_MISO | V27 | MIO10 |
| OLED_SPI_MOSI | P28 | MIO11 |
以太网（Ethernet）
| 信号 | 引脚 | 信号 | 引脚 |
|---|---|---|---|
| MIO38_GEM1_TX_CLK | E27 | MIO45_GEM1_RX_D0 | G27 |
| MIO39_GEM1_TX_D0 | B28 | MIO46_GEM1_RX_D1 | A29 |
| MIO40_GEM1_TX_D1 | D26 | MIO47_GEM1_RX_D2 | C29 |
| MIO41_GEM1_TX_D2 | C28 | MIO48_GEM1_RX_D3 | D29 |
| MIO42_GEM1_TX_D3 | E28 | MIO49_GEM1_RX_CTL | B29 |
| MIO43_GEM1_TX_CTL | D28 | MIO50_GEM1_MDC | E28 |
| MIO44_GEM1_RX_CLK | F27 | MIO51_GEM1_MDIO | D28 |
| MIO26_ENET_RESET_B | G25 |
译者注：原表中 MIO42_GEM1_TX_D3 与 MIO50_GEM1_MDC 均印为 E28，MIO43_GEM1_TX_CTL 与 MIO51_GEM1_MDIO 均印为 D28，疑似原文排版错误，如实保留。
I2C 控制/监测（I2C Control/Monitor）
| 信号 | 引脚 | 备注 |
|---|---|---|
| CMON_SCL | Y27 | MIO18 I2C0 CURRENT MONITORS（电流监测） |
| CMON_SDA | Y27 | MIO19 I2C0 |
| I2C_SCL1 | C27 | I2C1 SYZYGY, MAC EEPROM, QSFP |
| I2C_SDA1 | F26 | MIO37 I2C1 |
译者注：原表中 CMON_SCL 与 CMON_SDA 均印为 Y27，系原文排版错误，如实保留。
LED
| 信号 | 引脚 |
|---|---|
| PS_LED0 | V28 |
| PS_LED1 | T29 |
按钮（Pushbutton）
| 信号 | 引脚 |
|---|---|
| PS_BTN | U29 |
USB3 从机（USB3 Slave）
| 信号 | 引脚 | 备注 |
|---|---|---|
| MIO52_USB0_CLK | N26 | |
| MIO53_USB0_DIR | L25 | |
| MIO54_USB0_D2 | M26 | |
| MIO55_USB0_NXT | J25 | |
| MIO56_USB0_D0 | L26 | |
| MIO57_USB0_D1 | H25 | |
| MIO58_USB0_STP | H26 | |
| MIO59_USB0_D3 | H27 | |
| MIO60_USB0_D4 | J26 | |
| MIO61_USB0_D5 | G28 | |
| MIO62_USB0_D6 | K26 | |
| MIO63_USB0_D7 | G29 | |
| USB0_US_TX_P | AF36 | GTR2 |
| USB0_US_TX_N | AF37 | GTR2 |
| USB0_US_RX_P | AE38 | GTR2 |
| USB0_US_RX_N | AE39 | GTR2 |
USB3 主机（USB3 Host）
| 信号 | 引脚 | 备注 |
|---|---|---|
| MIO64_USB1_CLK | K27 | |
| MIO65_USB1_DIR | L27 | |
| MIO66_USB1_D2 | N27 | |
| MIO67_USB1_NXT | J28 | |
| MIO68_USB1_D0 | H29 | |
| MIO69_USB1_D1 | M27 | |
| MIO70_USB1_STP | K28 | |
| MIO71_USB1_D3 | H28 | |
| MIO72_USB1_D4 | J29 | |
| MIO73_USB1_D5 | K29 | |
| MIO74_USB1_D6 | M28 | |
| MIO75_USB1_D7 | N28 | |
| MIO76_USB_RESET_B | M29 | COMMON TO USB0 AND USB1（USB0 与 USB1 共用） |
| MIO77_USB_VBUS_DET | L29 | |
| USB1_US_TX_P | AD36 | GTR3 |
| USB1_US_TX_N | AD37 | GTR3 |
| USB1_US_RX_P | AC38 | GTR3 |
| USB1_US_RX_N | AC39 | GTR3 |
处理系统与可编程逻辑的 DDR4 引脚（DDR4 Pins for Processing System and Programmable Logic）
| 信号 | 引脚名 | PL 引脚 | PS 引脚 | I/O 标准 |
|---|---|---|---|---|
| DQM0 | PL_DDR4_DQM0 | J15 | AU23 | POD12_DCI |
| DQM1 | PL_DDR4_DQM1 | N14 | AT27 | POD12_DCI |
| DQM2 | PL_DDR4_DQM2 | D18 | AL24 | POD12_DCI |
| DQM3 | PL_DDR4_DQM3 | G17 | AM27 | POD12_DCI |
| DQM4 | PL_DDR4_DQM4 | F21 | AV36 | POD12_DCI |
| DQM5 | PL_DDR4_DQM5 | J23 | AT35 | POD12_DCI |
| DQM6 | PL_DDR4_DQM6 | C23 | AM36 | POD12_DCI |
| DQM7 | PL_DDR4_DQM7 | N20 | AJ32 | POD12_DCI |
| DQ63 | PL_DDR4_DQ63 | L19 | AG30 | POD12_DCI |
| DQ62 | PL_DDR4_DQ62 | L23 | AF32 | POD12_DCI |
| DQ61 | PL_DDR4_DQ61 | M19 | AG32 | POD12_DCI |
| DQ60 | PL_DDR4_DQ60 | N19 | AH30 | POD12_DCI |
| DQ59 | PL_DDR4_DQ59 | L21 | AJ30 | POD12_DCI |
| DQ58 | PL_DDR4_DQ58 | L22 | AJ31 | POD12_DCI |
| DQ57 | PL_DDR4_DQ57 | L20 | AK31 | POD12_DCI |
| DQ56 | PL_DDR4_DQ56 | M20 | AK32 | POD12_DCI |
| DQ55 | PL_DDR4_DQ55 | B20 | AN35 | POD12_DCI |
| DQ54 | PL_DDR4_DQ54 | C20 | AN36 | POD12_DCI |
| DQ53 | PL_DDR4_DQ53 | A21 | AM34 | POD12_DCI |
| DQ52 | PL_DDR4_DQ52 | C22 | AM35 | POD12_DCI |
| DQ51 | PL_DDR4_DQ51 | A20 | AN38 | POD12_DCI |
| DQ50 | PL_DDR4_DQ50 | B24 | AM39 | POD12_DCI |
| DQ49 | PL_DDR4_DQ49 | A24 | AM38 | POD12_DCI |
| DQ48 | PL_DDR4_DQ48 | C21 | AL39 | POD12_DCI |
| DQ47 | PL_DDR4_DQ47 | H21 | AP34 | POD12_DCI |
| DQ46 | PL_DDR4_DQ46 | H23 | AP33 | POD12_DCI |
| DQ45 | PL_DDR4_DQ45 | H22 | AR33 | POD12_DCI |
| DQ44 | PL_DDR4_DQ44 | L24 | AR34 | POD12_DCI |
| DQ43 | PL_DDR4_DQ43 | G23 | AW33 | POD12_DCI |
| DQ42 | PL_DDR4_DQ42 | K24 | AW34 | POD12_DCI |
| DQ41 | PL_DDR4_DQ41 | G22 | AV33 | POD12_DCI |
| DQ40 | PL_DDR4_DQ40 | J21 | AU33 | POD12_DCI |
| DQ39 | PL_DDR4_DQ39 | G20 | AW35 | POD12_DCI |
| DQ38 | PL_DDR4_DQ38 | F24 | AV35 | POD12_DCI |
| DQ37 | PL_DDR4_DQ37 | F20 | AW36 | POD12_DCI |
| DQ36 | PL_DDR4_DQ36 | E23 | AV38 | POD12_DCI |
| DQ35 | PL_DDR4_DQ35 | E21 | AU35 | POD12_DCI |
| DQ34 | PL_DDR4_DQ34 | E22 | AU37 | POD12_DCI |
| DQ33 | PL_DDR4_DQ33 | D21 | AU38 | POD12_DCI |
| DQ32 | PL_DDR4_DQ32 | E24 | AU39 | POD12_DCI |
| DQ31 | PL_DDR4_DQ31 | F15 | AM28 | POD12_DCI |
| DQ30 | PL_DDR4_DQ30 | E18 | AN28 | POD12_DCI |
| DQ29 | PL_DDR4_DQ29 | E17 | AN26 | POD12_DCI |
| DQ28 | PL_DDR4_DQ28 | H18 | AN27 | POD12_DCI |
| DQ27 | PL_DDR4_DQ27 | G15 | AK27 | POD12_DCI |
| DQ26 | PL_DDR4_DQ26 | F16 | AK28 | POD12_DCI |
| DQ25 | PL_DDR4_DQ25 | E16 | AL25 | POD12_DCI |
| DQ24 | PL_DDR4_DQ24 | G18 | AK26 | POD12_DCI |
| DQ23 | PL_DDR4_DQ23 | A16 | AK23 | POD12_DCI |
| DQ22 | PL_DDR4_DQ22 | B19 | AN23 | POD12_DCI |
| DQ21 | PL_DDR4_DQ21 | C16 | AK24 | POD12_DCI |
| DQ20 | PL_DDR4_DQ20 | D15 | AM25 | POD12_DCI |
| DQ19 | PL_DDR4_DQ19 | A19 | AN25 | POD12_DCI |
| DQ18 | PL_DDR4_DQ18 | C17 | AP23 | POD12_DCI |
| DQ17 | PL_DDR4_DQ17 | A17 | AP24 | POD12_DCI |
| DQ16 | PL_DDR4_DQ16 | D16 | AP25 | POD12_DCI |
| DQ15 | PL_DDR4_DQ15 | M12 | AW26 | POD12_DCI |
| DQ14 | PL_DDR4_DQ14 | M15 | AV27 | POD12_DCI |
| DQ13 | PL_DDR4_DQ13 | M13 | AV26 | POD12_DCI |
| DQ12 | PL_DDR4_DQ12 | M17 | AU27 | POD12_DCI |
| DQ11 | PL_DDR4_DQ11 | L12 | AR27 | POD12_DCI |
| DQ10 | PL_DDR4_DQ10 | N15 | AU25 | POD12_DCI |
| DQ9 | PL_DDR4_DQ9 | N13 | AP26 | POD12_DCI |
| DQ8 | PL_DDR4_DQ8 | N17 | AT25 | POD12_DCI |
| DQ7 | PL_DDR4_DQ7 | L17 | AR23 | POD12_DCI |
| DQ6 | PL_DDR4_DQ6 | J19 | AR24 | POD12_DCI |
| DQ5 | PL_DDR4_DQ5 | K16 | AV22 | POD12_DCI |
| DQ4 | PL_DDR4_DQ4 | J18 | AV23 | POD12_DCI |
| DQ3 | PL_DDR4_DQ3 | H16 | AW23 | POD12_DCI |
| DQ2 | PL_DDR4_DQ2 | H17 | AV25 | POD12_DCI |
| DQ1 | PL_DDR4_DQ1 | J16 | AW24 | POD12_DCI |
| DQ0 | PL_DDR4_DQ0 | K17 | AW25 | POD12_DCI |
| DQS0_P | PL_DDR4_DQS0_P | K19 | AT24 | DIFF_POD12_DCI |
| DQS0_N | PL_DDR4_DQS0_N | K18 | AU24 | DIFF_POD12_DCI |
| DQS1_P | PL_DDR4_DQS1_P | L15 | AR26 | DIFF_POD12_DCI |
| DQS1_N | PL_DDR4_DQS1_N | L14 | AT26 | DIFF_POD12_DCI |
| DQS2_P | PL_DDR4_DQS2_P | B18 | AM23 | DIFF_POD12_DCI |
| DQS2_N | PL_DDR4_DQS2_N | B17 | AM24 | DIFF_POD12_DCI |
| DQS3_P | PL_DDR4_DQS3_P | G19 | AL26 | DIFF_POD12_DCI |
| DQS3_N | PL_DDR4_DQS3_N | F19 | AL27 | DIFF_POD12_DCI |
| DQS4_P | PL_DDR4_DQS4_P | D23 | AV37 | DIFF_POD12_DCI |
| DQS4_N | PL_DDR4_DQS4_N | D24 | AW37 | DIFF_POD12_DCI |
| DQS5_P | PL_DDR4_DQS5_P | J20 | AT34 | DIFF_POD12_DCI |
| DQS5_N | PL_DDR4_DQS5_N | H20 | AU34 | DIFF_POD12_DCI |
| DQS6_P | PL_DDR4_DQS6_P | B22 | AM37 | DIFF_POD12_DCI |
| DQS6_N | PL_DDR4_DQS6_N | A22 | AN37 | DIFF_POD12_DCI |
| DQS7_P | PL_DDR4_DQS7_P | K21 | AH31 | DIFF_POD12_DCI |
| DQS7_N | PL_DDR4_DQS7_N | K22 | AH32 | DIFF_POD12_DCI |
| RAS | PL_DDR4_A16_RAS_N | E13 | AP28 | SSTL12_DCI |
| CAS | PL_DDR4_A15_CAS_N | F14 | AP30 | SSTL12_DCI |
| WE | PL_DDR4_A14_WE_N | K13 | AR28 | SSTL12_DCI |
| A13 | PL_DDR4_A13 | H11 | AU32 | SSTL12_DCI |
| A12 | PL_DDR4_A12 | D13 | AT30 | SSTL12_DCI |
| A11 | PL_DDR4_A11 | G7 | AT32 | SSTL12_DCI |
| A10 | PL_DDR4_A10 | C15 | AT31 | SSTL12_DCI |
| A9 | PL_DDR4_A9 | H6 | AP29 | SSTL12_DCI |
| A8 | PL_DDR4_A8 | A11 | AM29 | SSTL12_DCI |
| A7 | PL_DDR4_A7 | H13 | AM30 | SSTL12_DCI |
| A6 | PL_DDR4_A6 | J7 | AL29 | SSTL12_DCI |
| A5 | PL_DDR4_A5 | F11 | AU28 | SSTL12_DCI |
| A4 | PL_DDR4_A4 | D14 | AW31 | SSTL12_DCI |
| A3 | PL_DDR4_A3 | F10 | AU29 | SSTL12_DCI |
| A2 | PL_DDR4_A2 | A14 | AV28 | SSTL12_DCI |
| A1 | PL_DDR4_A1 | G6 | AW28 | SSTL12_DCI |
| A0 | PL_DDR4_A0 | B13 | AV31 | SSTL12_DCI |
| BA0 | PL_DDR4_BA0 | A12 | AN30 | SSTL12_DCI |
| BA1 | PL_DDR4_BA1 | H10 | AM32 | SSTL12_DCI |
| BG0 | PL_DDR4_BG0 | H12 | AN32 | SSTL12_DCI |
| CS_N | PL_DDR4_CS_N | E11 | AW29 | SSTL12_DCI |
| ACT_N | PL_DDR4_ACT_N | B14 | AL30 | SSTL12_DCI |
| CLKE | PL_DDR4_CLKE | F12 | AW30 | SSTL12_DCI |
| ODT | PL_DDR4_ODT | A15 | AV32 | SSTL12_DCI |
| RESET_N | PL_DDR4_RAM_RESET_N | E14 | AM33 | LVCMOS12 |
| PARITY | PL_DDR4_PARITY | B12* | AN31 | LVCMOS12 |
| ALERT | PL_DDR4_ALERT | G8* | AL32 | LVCMOS12 |
| TEN | PL_DDR4_TEN | E12* | AU30 | LVCMOS12 |
| CLK_P | PL_DDR4_CLK_P | J11 | AV30 | DIFF_SSTL12_DCI |
| CLK_N | PL_DDR4_CLK_N | J10 | AU23 | DIFF_SSTL12_DCI |
* 设计中未使用（Not used in design）
译者注：原表中 A11、A9 两行的引脚名分别印为"L_DDR4_A11""L_DDR4_A9"（疑漏字母 P），此处已按 PL_DDR4_A11、PL_DDR4_A9 给出。
RF 子系统信号（RF Subsystem Signals）
RF 时钟产生与控制（RF Clock Generation and Control）
| 信号 | 引脚 | 备注 |
|---|---|---|
| RF_PLL_SCLK | R26 | MIO0 |
| RF_PLL2_CSB | P26 | MIO1 |
| RF_PLL1_CSB | Y26 | MIO2 |
| LMK_CSB | T27 | MIO3 |
| RF_PLL_SDO | V26 | MIO4 (MISO) |
| RF_PLL_SDI | AA26 | MIO5 (MOSI) |
| LMK_RST | T26 | MIO7 |
| LMK_CLK_IN_SEL0 | U27 | MIO8 |
| LMK_CLK_IN_SEL1 | N29 | MIO12 |
ADC Tile 224 与 226（ADC Tile 224 & 226）
| 信号 | 引脚 | 备注 |
|---|---|---|
| ADC_VIN_I23_226_P | AD2 | ADC_A (ADC0) |
| ADC_VIN_I23_226_N | AD1 | ADC_A (ADC0) |
| ADC_VIN_I01_226_P | AF2 | ADC_B (ADC1) |
| ADC_VIN_I01_226_N | AF1 | ADC_B (ADC1) |
| ADC_VIN_I23_224_P | AM1 | ADC_C (ADC2) |
| ADC_VIN_I23_224_N | AM2 | ADC_C (ADC2) |
| ADC_VIN_I01_224_P | AP1 | ADC_D (ADC3) |
| ADC_VIN_I01_224_N | AP2 | ADC_D (ADC3) |
| ADC_224_REFCLK_P | AF5 | DEFAULT 491.52 MHz（默认） |
| ADC_224_REFCLK_N | AF4 | |
| ADC_226_REFCLK_P | AB5 | DEFAULT 491.52 MHz（默认） |
| ADC_226_REFCLK_N | AB4 |
DAC Tile 228 与 230（DAC Tile 228 & 230）
| 信号 | 引脚 | 备注 |
|---|---|---|
| DAC_VOUT0_230_P | U2 | DAC_A (DAC0) |
| DAC_VOUT0_230_N | U1 | |
| DAC_VOUT0_228_P | U2 | DAC_B (DAC1) |
| DAC_VOUT0_228_N | U1 | |
| DAC_228_REFCLK_P | R5 | DEFAULT 491.520 MHz（默认） |
| DAC_228_REFCLK_N | R4 | |
| DAC_230_REFCLK_P | N5 | DEFAULT 491.520 MHz（默认） |
| DAC_230_REFCLK_N | N4 | |
| DAC_230_SYSREF_P | U5 | DEFAULT 7.680 MHz（默认） |
| DAC_230_SYSREF_N | U4 |
译者注：本附录中 ADC_A/ADC_B 对应 tile 226、ADC_C/ADC_D 对应 tile 224、DAC_A 对应 tile 230、DAC_B 对应 tile 228，与正文"采样电路"一节及图 4 的映射相反，两处不一致为原文固有；另 DAC_VOUT0_230 与 DAC_VOUT0_228 的引脚均印为 U2/U1，疑似原文排版错误，请以原理图为准。
附录 B：入门卡（Appendix B. Getting Started card）
RFSoC 4x2 快速入门指南（Quick Start Guide）
1. 板卡设置（Board Set-Up）
- 插入 SD 卡
- 将启动模式设为 SD
- 连接 USB 3 与电源线缆
- 将电源开关向右拨，打开板卡电源
2. 上电（Power-On）
- 上电后，电源状态 LED 将点亮
- 约 30 秒后，DONE 与 INIT LED 将点亮
- 4 个白色用户 LED 会短暂闪烁并保持常亮
- LCD 将显示一个 IP 地址（译者注：正文作"OLED 显示屏"，此处作"LCD"，原文如此）
3. 连接板卡（Connect to the Board）
- 在计算机上打开浏览器，访问 http://192.168.3.1/lab
- 输入
xilinx作为密码并点击 Log In（译者注：原文排版作"xilinxas"，系"xilinx as"连排之误）
4. 启动 IDE（Launch the IDE）
此时你已进入 Jupyter Lab IDE 与 PYNQ 框架。使用 PYNQ 自带的示例 notebook 开始探索 RFSoC 4x2 吧。
关于所有受支持平台的更详细入门说明，以及更多信息、示例与资源，请访问 www.rfsoc-pynq.io。
附录 C：主要 BOM 元件（Appendix C. Major BOM Components）
| 元件 | 位号 | 厂商 | 型号（PN） |
|---|---|---|---|
| OLED 显示屏 | DISP1 | Newhaven Display | NHD-0216AW-SB3 |
| 风扇/散热片 | HS1 | Radian Thermal Products | FA40 |
| 电压稳压器 | IC4 | Texas Instruments | TL1963A-33DCYR |
| USB 接口 | IC6 | FTDI | FT2232HQ-REEL |
| 12 MHz 振荡器 | IC10 | Microchip | DSC6111CI2A-012.0000T |
| 2K EEPROM | IC12 | Microchip | 93LC56BT-I/OT |
| USB 收发器（从机） | IC13, IC20 | Microchip Technology | USB3320C-EZK |
| USB 主机 PHY | IC16 | Microchip Technology | USB5742/2G |
| 25 MHz 振荡器 | IC17, IC30 | Microchip | DSC6111CI2A-025.0000T |
| 保险丝（e-fuse） | IC19, IC21, IC26 | Texas Instruments | TPS25200DRV |
| 8 位 ADC | IC24 | Texas Instruments | ADS7885SDBVT |
| 以太网 PHY | IC29 | Texas Instruments | DP83867CRRGZR |
| 稳压器 | IC31 | Texas Instruments | TPSM82822SILR |
| 时钟合成器 | IC32 | Silicon Labs | Si5395B-A13886-GM |
| 晶体 | Y2 | Connor Winfield | CS-043-048.0M |
| 时钟合成器 | IC33 | Texas Instruments | LMK04828BISQX/NOPB |
| 160 MHz 振荡器 | IC34 | Abracon LLC | ABLJO-V-160.000MHZ |
| 时钟合成器 | IC37, IC39 | Texas Instruments | LMX2594RHAR |
| ZYNQ RFSoC | IC41 | AMD-Xilinx | XCZU48DR-1FFVG1517E |
| DDR4 | IC45 -- IC52 | Micron Technology Inc. | MT40A512M16LY-062E:E |
| 稳压器 | IC53, IC74 | Texas Instruments | TPS563240DDCR |
| 热插拔控制器 | IC54 | Texas Instruments | LM25069PMM-1/NOPB |
| 稳压器 | IC59, IC60 | Analog Devices Inc. | LTC7150SEY#PBF |
| 稳压器 | IC61, IC62, IC64, IC65 | Analog Devices Inc. | LTC3636EUFD#PBF |
| 稳压器 | IC63, IC68 -- IC71 | Analog Devices Inc. | ADM7172ACPZ-1.8-R7 |
| 稳压器 | IC66, IC67 | Analog Devices Inc. | ADP1763ACPZ-R7 |
| PMIC | IC72, IC73 | Analog Devices Inc. | LTM4632EY#PBF |
| DAC | IC75 | Texas Instruments | DAC101C081CIMK/NOPB |
| 电源监测 | IC77 -- IC85 | Texas Instruments | INA220BIDGST |
| 电源时序器 | IC86 | Analog Devices Inc. | LTC2937CUHE#PBF |
| 巴伦 | T1 -- T6 | MACOM | MABA-011118 |
| 晶体 | Y1 | TXC CORPORATION | 9HT10-32.768KDZF-T |
| SD 卡 | NA | SanDisk Class 10 16GByte | SDSDQAD-016G |
| 电源 | NA | Power Supply | POSC121000D-C14, 12V/10A |
附录 D：ZU48DR 的 RF-ADC 电气特性（Appendix D. RF-ADC Electrical Characteristics for the ZU48DR）
转载自 AMD-Xilinx 文档 DS926，见 https://docs.xilinx.com/r/en-US/ds926-zynq-ultrascale-plus-rfsoc
表 117：ZU4xDR 器件的 RF-ADC 电气特性（Table 117: RF-ADC Electrical Characteristics for ZU4xDR Devices）
| 参数 | 备注/条件¹ | 最小值 | 典型值² | 最大值 | 单位 |
|---|---|---|---|---|---|
| 模拟输入（Analog inputs） | |||||
| 分辨率（Resolution） | 14 | -- | -- | Bits | |
| 采样率（Sample Rate） | 使用四 ADC tile 通道的器件 | 0.5 | -- | 2.5 | GS/s |
| 使用双 ADC tile 通道的器件 | 1 | -- | 5 | GS/s | |
| 满量程输入³（Full-scale input） | DSA 衰减 = 0 dB 时，输入 100 Ω 片内端接 | -- | 1 | -- | V_PPD |
| -- | 1 | -- | dBm | ||
| 最大允许输入功率（Maximum allowed input power） | DSA 衰减 ≥ 15 dB 时，输入 100 Ω 片内端接 | -- | 4.8 | -- | V_PPD |
| -- | 14.6 | -- | dBm | ||
| 数字衰减范围（Digital Attenuation Range） | 0 | -- | 27 | dB | |
| 衰减器步进（Attenuator step size） | -- | 1 | -- | dB | |
| 自动衰减（Auto attenuation） | 当幅度过压（amplitude over-voltage）置位时自动设置 | -- | 15 | -- | dB |
| 模拟输入带宽⁴（Analog input bandwidth） | 满功率带宽（−3 dB） | -- | 6 | -- | GHz |
| 回波损耗⁵（Return loss，R_L） | 至 4 GHz | -- | −12 | -- | dB |
| 至 6 GHz | -- | −10 | -- | dB | |
| 优化共模电压范围（Optimized common mode voltage range） | 性能优化范围。AC 与 DC 耦合模式⁶ | 0.68 | 0.7 | 0.72 | V |
| 最大共模电压范围（Maximum common mode voltage range） | 触发过压保护前的可用范围。AC 与 DC 耦合模式⁶ | 0.4 | 0.7 | 1 | V |
| 通道间串扰隔离⁷（Crosstalk isolation between channels） | F_IN = 0--4 GHz | -- | −75 | -- | dBc |
| F_IN = 0--6 GHz | -- | −70 | -- | dBc |
注：
- 除非测试条件中另有说明，模拟输入为 −1 dBFS。
- 典型值在标称电压、T_j = 40°C 下给定。
- 满量程范围定义为：对于 5 MHz 输入单音，驱动 ADC 达到满量程输出所需的大致输入功率。满量程范围在双 ADC 与四 ADC 之间可能不同，并且会随工艺、电压、温度以及封装类型而变化。此处给出典型平均值。
- ADC 带宽定义为 RF 输入带宽，即输入幅度响应相对于 100 MHz 低频参考点下降 3 dB 的位置。
- 这是从 DC 到指定频率点引用条件下最差通道的回波损耗。更多细节请查阅 S 参数 I/O 文件，因为输入特性取决于通道与封装选择。RL 参考平面靠近 BGA 焊盘，保持距焊球接触点两倍 BGA 间距的距离，以避免微探针电磁干扰。
- 使用 DC 耦合模式时，使用 VCM 输出引脚为 RF-ADC 输入提供偏置。
- 数值表示任意通道选择组合下双通道串扰的最差值。该规格仅在 XCZU46DR-H1760 上进行了特性化。
附录 E：ZU48DR 的 RF-DAC 电气特性（Appendix E. RF-DAC Electrical Characteristics for the ZU48DR）
转载自 AMD-Xilinx 文档 DS926，见 https://docs.xilinx.com/r/en-US/ds926-zynq-ultrascale-plus-rfsoc
表 132：ZU4xDR 器件的 RF-DAC 电气特性（Table 132: RF-DAC Electrical Characteristics for ZU4xDR Devices）
| 参数 | 备注/条件¹ | 最小值 | 典型值² | 最大值 | 单位 |
|---|---|---|---|---|---|
| 模拟输出（Analog Outputs） | |||||
| 分辨率（Resolution） | 14 | -- | -- | Bits | |
| 采样率³（Sample rate） | −2E、−2I、−2LI 速度等级，无时钟转发（clock forwarding），数据通路模式 2、3、4 | 0.5 | -- | 9.85 | GS/s |
| −2E、−2I、−2LI 速度等级，带时钟转发，数据通路模式 2、3、4 | 0.5 | -- | 9.70 | GS/s | |
| −1E、−1I、−1LI、−1M 速度等级，数据通路模式 2、3、4 | 0.5 | -- | 8.92 | GS/s | |
| 所有速度等级，数据通路模式 1 | 0.5 | -- | 7.0 | GS/s | |
| 最大输出功率（Maximum output power） | V_DAC_AVTT = 3.0V，100 Ω 端接，信号频率 < 200 MHz | −18.5 | -- | 6.5 | dBm |
| 输出电流范围（Output current range） | AC 耦合：V_DAC_AVTT = 3.0V，100 Ω 端接，信号频率 < 200 MHz | 2.25 | -- | 40.5 | mA |
| DC 耦合：V_DAC_AVTT = 3.0V，100 Ω 端接，信号频率 < 200 MHz | 6.4 | -- | 32 | mA | |
| 可变输出电流步进（Variable output current step size） | -- | 43.75 | -- | µA | |
| 可变输出功率范围 / 由输出电流范围得出的等效动态范围⁴（Equivalent dynamic range from output current range） | 240 MHz 时 | 24 | -- | -- | dB |
| 3500 MHz 时 | 20 | -- | -- | dB | |
| 4900 MHz 时 | 18 | -- | -- | dB | |
| 5900 MHz 时 | 17 | -- | -- | dB | |
| 模拟带宽（Analog bandwidth） | 满功率带宽（−3 dB） | -- | 6 | -- | GHz |
| 回波损耗⁵（Return loss，R_L） | 至 4 GHz | -- | −12 | -- | dB |
| 至 6 GHz | -- | −10 | -- | dB | |
| 片内端接（On-die termination） | 单端片内端接到外部 3V V_DAC_AVTT | -- | 50 | -- | Ω |
| 通道间串扰隔离⁶（Crosstalk isolation between channels） | F_OUT = 0--4 GHz | -- | −75 | -- | dBc |
| F_OUT = 0--6 GHz | -- | −70 | -- | dBc |
注：
- RF-DAC 采样率为使用外部采样时钟时的最高速率。
- 典型值在标称电压、T_j = 40°C 下给定。
- 关于数据通路模式的更多信息，请参阅《Zynq UltraScale+ RFSoC RF Data Converter LogiCORE IP Product Guide (PG269)》。
- 可变输出功率的有效动态范围取决于信号频率，如等效动态范围中所示。该规格针对 AC 耦合模式给出；DC 耦合模式需施加 12 dB 的降额。
- 这是从 DC 到指定频率点引用条件下最差通道的回波损耗。更多细节请查阅 S 参数 I/O 文件，因为输入特性取决于通道与封装选择。RL 参考平面靠近 BGA 焊盘，保持距焊球接触点两倍 BGA 间距的距离，以避免微探针电磁干扰。
- 数值表示任意通道选择组合下双通道串扰的最差值。该规格仅在 XCZU46DR-H1760 上进行了特性化。
附：译者注汇总
为方便查阅，将文中标注的原文问题汇总如下：
- "主要特性"一节中"XCZUDR48"应为 XCZU48DR。
- "编程"一节中"USB2-JATG"应为 USB2-JTAG。
- "时钟"一节中"The LMX and two LMX chips"应为"The LMK and two LMX chips"。
- "采样电路"正文及图 4 的 ADC/DAC 与 tile 映射，同附录 A 的 RF 引脚表给出的映射相反（附录 A：ADC_A/B→tile 226、ADC_C/D→tile 224、DAC_A→tile 230、DAC_B→tile 228）；且 DAC_VOUT0_228 与 DAC_VOUT0_230 引脚均印为 U2/U1。
- "Pmod+ 端口"一节中信号数量前文作 24 个、后文作 22 个。
- 附录 A 中多处 P/N 差分对共用同一引脚号或同名：SYS_CLK_100M_P/N 均为 AM15；GTR_505_REF_CLK_DP 两行均作 _N；GTR_505_REF_CLK_USB3_P/N 均为 AG35；CMON_SCL/SDA 均为 Y27；MIO42/MIO50 均为 E28、MIO43/MIO51 均为 D28。
- 附录 A 的 DDR4 表中 A11/A9 引脚名印为"L_DDR4_A11""L_DDR4_A9"（疑漏字母 P）。
- 附录 B 中"LCD"与正文的"OLED 显示屏"指同一器件；"xilinxas"为"xilinx as"的排版连字。
以上均按原文如实翻译并保留，实际硬件设计请以板卡原理图与官方约束文件为准。