一、系统架构
PS 负责控制，DMA 通过 AXI Stream 与加速器交互完成计算，并经由 SmartConnect 以 AXI4 Full 桥接 PS 的 HP0 端口实现与 DDR 的高速数据搬运，构成控制与数据分离的异构计算架构。
二、block design
三、最终效果
电脑端发送图片给FPGA板子，FPGA返回识别结果给电脑端。
输入图片：
UART接收结果：
相关推荐
JoYER_cc12 小时前
FPGA 调试实录：LED 闪烁程序从踩坑到仿真验证的完整经验总结ktd00714 小时前
复旦微开发环境搭建流程备忘录ERROR:9915 小时前
陈工，试试Agent开发FPGA威嵌神州17 小时前
复旦微 FMQL100TAI 开发 8 问：仿真器、系统、接口高频问题解答北京青翼科技18 小时前
青翼基于PCIe的VU13P FPGA信号处理板szxinmai主板定制专家19 小时前
NXP LS1046A 硬件方案： LS1046A+FPGA 异构加速架构实践Riwuarua2 天前
从近似0基础开始FPGA开发 -- part.14 JESD204协议、IP核与嵌入式初始化第二层皮-合肥2 天前
Vivado 自动生成的 AXI‑Lite 从机 IP 的操作步骤blue_ice .2 天前
Verilog DDS 数字信号发生器：DAC 输出模拟波形与 ADC 回采观测薛定谔的bug~3 天前
【vivado】10G ibert 工程