AI辅助快速实现动态多载波PSK随机信号源

近期，taskBus平台的信号源模块迎来了一次重要升级。借助AI辅助开发，我们快速实现了一个高性能的动态多载波PSK随机信号源 source_random，支持运行时无缝调整载波频率、波特率和幅度，且不会中断下游USRP设备的数据传输。这篇文章，我们就来聊聊这个模块背后的技术细节。

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1. 核心需求：动态调整不中断数据流

在软件无线电开发中，有一个很现实的需求：能不能在不中断信号发射的情况下，动态改变信号参数？比如，测试USRP设备在不同波特率下的表现，或者演示多载波系统的灵活性。

传统方案中，修改波特率需要重建FIR滤波器，这个过程会导致输出中断，USRP设备因数据不及时而报错。这显然不是我们想要的。

我们的目标很明确：不中断数据流的前提下，任意改变载波的频率、速率、幅度。

2. 实现思路：双缓冲后台预生成

为了实现无缝切换，我们采用了经典的生产者-消费者模式，配合双缓冲机制：
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发送线程（消费者）
持续读取，不中断
后台线程写入
批次间隙检查并交换
当前播放缓冲区

pregen_base_I/Q
后台准备缓冲区

pending_base_I/Q
检测 target_baud 变化
预生成新波特率数据
设置 pending_ready=true
等待发送线程交换
输出到USRP

2.1 速率滑动处理

实际使用中，用户可能快速滑动调整波特率（比如1秒内修改100次）。如果每次修改都重新预生成，效率太低。我们采用了"只保留最新请求"的策略：

原子变量存储最新值 ：target_baud 始终存储最新的波特率请求
预生成完成后检查：完成后检查目标波特率是否变化
丢弃过时结果：如果期间波特率又变了，丢弃本次结果

举个例子，用户在3秒内将波特率从120KHz逐步调整到230KHz：

t=0s ：用户设置 baud=120KHz → target_baud=120000 → 唤醒后台线程
t=0~3s：后台线程预生成120KHz数据，期间用户多次修改baud
t=3s ：预生成完成，检查发现target_baud=230000（已变）→ 丢弃结果，重新生成
t=3~6s：后台线程预生成230KHz数据
t=6s ：预生成完成，检查发现target_baud=230000（没变）→ 设置pending_ready=true
t=6s+ ：发送线程批次间隙检测到pending_ready → 交换缓冲区，无缝切换到230KHz

实际只执行了2次预生成，输出完全不中断。

2.2 支持动态调整的参数

参数	调整方式	是否中断
载波频率	原子变量 + NCO更新	无缝切换
数字增益	原子变量	无缝切换
波特率	后台预生成 + 双缓冲	无缝切换
调制类型	不支持运行时修改	-

3. 关键优化技术：滤波器组排除全零项

这是本模块最核心的优化技巧。脉冲成型滤波器的抽头系数在每个采样点并非全部非零------由于符号率和采样率的周期性关系，大部分时刻只有少数抽头参与计算。

3.1 数学原理

符号图案周期 T_sym = spr / gcd(spr, baud)。在一个周期内，只有 sps（采样/符号）个时刻会有新符号进入滤波器。

3.2 实现策略

预计算非零抽头位置表 m_mul_pos[p]：记录每个相位 p 对应的非零抽头索引列表
运行时只遍历非零抽头 ：跳过全零计算，将复杂度从 O(fir_cache_len) 降为 O(avg_nz ≈ 7)

核心代码如下：

cpp 复制代码

// 预计算阶段：找出每个相位对应的非零抽头
for (long long p = 0; p < T_sym; ++p) {
    for (size_t s : sym_positions) {
        long long base_f = ((long long)s - p - 1 + fcll) % T_sym;
        for (long long f = base_f; f < fcll; f += T_sym) {
            if (std::abs(fir_coeffs[f]) >= 1e-15)
                m_mul_pos[p].push_back((size_t)f);
        }
    }
}

// 运行阶段：只遍历预计算的非零抽头
const std::vector<size_t> & nz = m_mul_pos[fir_clock % m_T_sym];
for (size_t i = 0; i < nz.size(); ++i) {
    size_t f = nz[i];
    size_t idx = (base + f) & fir_mask;
    fI += fir_cache_I[idx] * fir_coeffs[f];
    fQ += fir_cache_Q[idx] * fir_coeffs[f];
}

以典型配置 spr=2MHz, baud=100K, sps=20, fir_cache_len=25 为例，平均每个采样点只需计算约7个抽头，而不是完整的25个，性能提升约3-4倍。

3.3 整数算术符号时钟

避免浮点累加漂移是信号生成的关键问题。例如 baud=200K, spr=2M 时，每采样点相位增量为 0.1，累加10次后浮点精度问题会导致首符号漏检。

我们使用整数分子累加，分母固定为 spr：

cpp 复制代码

long long sym_phase_num = 0;  // 符号相位分子
long long last_sym_idx = 0;

// 每采样点累加
sym_phase_num += (long long)baud_rate;
long long cur_sym_idx = sym_phase_num / (long long)spr;

// 当 cur_sym_idx > last_sym_idx 时，产生新符号

4. OpenMP 多通道并行

使用OpenMP在通道维度并行生成，每个线程负责一个通道的完整批次：

cpp 复制代码

#pragma omp parallel for schedule(dynamic, 1)
for (int i = 0; i < MAX_CHANNELS; ++i) {
    if (!channels[i].active) continue;
    for (size_t s = 0; s < BATCH_SAMPLES; ++s) {
        channels[i].generate_sample(ch_buf_I[i][s], ch_buf_Q[i][s]);
    }
}

设计要点：

每通道状态完全独立，天然线程安全
使用 schedule(dynamic, 1) 适配通道计算量不均衡的场景
利用OpenMP持久线程池，避免每批次线程创建开销

5. Loop 模式：预生成回放

当 loop_mod=1 时，先预生成固定时长（默认10秒）的基带IQ数据，运行时仅做NCO频率乘法：

cpp 复制代码

// 预生成阶段（初始化时执行一次）
void pregenerate(double duration_sec) {
    pregen_len = (size_t)(spr * duration_sec);
    for (size_t s = 0; s < pregen_len; ++s) {
        // 符号生成 + FIR滤波 → 保存到 pregen_base_I/Q
    }
}

// 回放阶段（运行时，极快）
void generate_playback(...) {
    for (size_t s = 0; s < BATCH_SAMPLES; ++s) {
        pregen_read(baseI, baseQ);  // 从缓冲区读取
        // 只做NCO上变频
        carrier_nco.get_cos_sin(cos_phi, sin_phi);
        outI = (baseI * cos_phi - baseQ * sin_phi) * gain;
        outQ = (baseI * sin_phi + baseQ * cos_phi) * gain;
    }
}

6. 性能测试结果

6.1 测试环境

项目	规格
CPU	Intel Core i7-6700K (4核8线程, 4.0GHz)
内存	32GB DDR4
操作系统	Linux
编译器	GCC with OpenMP
测试配置	3个载波，BPSK调制

6.2 测试结果

模式	最大带宽	CPU占用
普通模式	~5 MHz	较高
Loop模式	~12 MHz	较低

7. SDR vs FPGA：为什么CPU跑不满56MHz或200MHz

这是一个很自然的问题：为什么通用CPU做不到FPGA那样的高带宽？

7.1 架构差异

特性	通用CPU	FPGA
并行度	有限核心（4-64）	大量并行逻辑（10K+ ALM）
时钟频率	高（3-5GHz）	中低（100MHz-1GHz）
数据通路	串行执行	全流水线并行
内存访问	缓存层次 + 总线	片上RAM / Block RAM
灵活性	软件可重构	需要重新综合布局布线
功耗	高（TDP 65-125W）	中低（10-30W）

7.2 根本原因：冯·诺依曼瓶颈

CPU的计算能力受限于内存带宽。即使计算单元空闲，数据也无法及时从内存到达计算单元：
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L1缓存

~450GB/s
L2缓存

~250GB/s
L3缓存

~80GB/s
内存控制器
DDR4

对于56MHz采样率，3通道需要：

IQ数据：3 × 56M × 16B = 2.688 GB/s
滤波器系数：额外内存访问

虽然DDR4理论带宽可达25-30 GB/s，但实际有效带宽远低于此。

7.3 FPGA的优势

FPGA在数字信号处理方面的优势是结构性的：
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NCO模块
查找表
相位累加器
Block RAM
存储滤波器系数
存储符号查找表
DSP切片阵列
DSP1
DSP2
DSP3
...
FIR滤波器流水线
×
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×
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...

关键优势：

数据并行：每个抽头一个DSP，所有乘法同时执行
流水线化：每个时钟周期完成一个完整的FIR输出
零延迟：片上存储，无内存访问延迟

以Xilinx XC7A100T FPGA为例：

包含158,592个逻辑单元
包含2,400个DSP48E1切片
可轻松实现数百个并行FIR滤波器

7.4 SDR的价值

虽然FPGA性能远超CPU，但SDR（软件无线电）有其不可替代的价值：

1. 灵活性 ：软件可随时修改算法，无需重新综合

2. 开发效率 ：C++开发远快于Verilog/VHDL

3. 成本 ：通用服务器远低于定制FPGA板卡

4. 验证便捷：快速原型验证，算法迭代快

典型应用场景：

算法研究与原型验证
低带宽信号处理（< 10MHz）
动态参数调整需求
多标准兼容系统

8. 总结

source_random模块完全由AI吸收消化taskBus的既有代码自行从0设计实现，展示了AI在软件无线电开发中的核心价值：在保持灵活性的同时，通过巧妙的算法优化和并行化技术，在通用CPU上快速实现接近实用的信号生成能力。

核心技术亮点：

双缓冲后台预生成：不中断数据流的前提下动态调整波特率
速率滑动处理：只保留最新请求，避免频繁预生成
滤波器组排除全零项：核心优化技巧，性能提升3-4倍
OpenMP多通道并行：接近线性加速
Loop模式：预生成数据后回放，性能提升2-3倍

测试结果表明，在i7-6700K Linux环境下，3个载波合成最大吞吐速率Loop模式可达12MHz带宽，普通模式为5MHz。虽然无法与FPGA的56MHz或200MHz相媲美，但对于算法验证、教学实验和低带宽应用场景已经足够。

这套方案特别适合需要动态参数调整的场景------无需中断USRP数据流，即可实时改变载波频率、波特率和增益，这是传统FPGA方案难以实现的。

下图是正在开发状态的AI Coding现场，本次开发使用 trae IDE solo + GLM5.2 速通进行初始开发， openCode+taotoken deepseek 进行文档化。

本文由AI辅助撰写，基于实际代码实现和测试结果