【测试方案_I2S】快速掌握I2S信号总线测试方案

[1. I2S概述](#1. I2S概述)

[2. I2S基本信号](#2. I2S基本信号)

[2.1. I2S基本信号线](#2.1. I2S基本信号线)

[2.2. I2S协议中常见的参数](#2.2. I2S协议中常见的参数)

[3. I2S主从工作模式](#3. I2S主从工作模式)

[4. I2S数据传输模式](#4. I2S数据传输模式)

[4.1. 飞利浦标准（I2S）模式](#4.1. 飞利浦标准（I2S）模式)

[4.2. 左对齐（Left Justified）模式](#4.2. 左对齐（Left Justified）模式)

[4.3. 右对齐（Right Justified）模式](#4.3. 右对齐（Right Justified）模式)

[5. I2S信号总线测试方案](#5. I2S信号总线测试方案)

[5.1. 测试环境配置](#5.1. 测试环境配置)

[5.2. 测试项目](#5.2. 测试项目)

[5.3. I2S电气参数](#5.3. I2S电气参数)

1. I2S概述

I2S（Inter-IC Sound，集成电路间音频总线），由飞利浦（NXP）1986 年制定的串行音频传输标准，专门用于数字音频芯片之间无损传输 PCM 采样音频数据，分离音频数据、时钟、帧同步信号，规避数字信号与模拟音频的串扰，是嵌入式最主流的音频接口。

I2S协议定义了音频数据的传输格式、时序和控制信号。在工作中音频采集和输出，AD和主芯片之间的通信均是通过I2S进行通信的：

I2S RX方向：麦克风在机械振动下将声音信号转变为电压信号，电压信号经过放大等处理，给到ADC采样，将模拟信号转化为数字信号；音频在ADC与DSP之间的传输协议就是使用的I2S协议。
I2S TX方向：数字信号经过编码、存储、压缩等技术后，发送给解码器-DAC（DSP、专用解码器），将数字信号还原为模拟信号，最后给到喇叭完成声音/音频的播放。音频在DAC与DSP之间的传输就是使用I2S协议。

I2S设计思想：把音频数据流和控制时钟物理分开走线，避免数据跳变干扰模拟音频，解决并行音频总线布线复杂、EMI 干扰大的问题，只传输纯数字化采样信号，DAC/ADC 只做数模 / 模数转换。

2. I2S基本信号

2.1. I2S基本信号线

I2S接口通常由三类信号线组成，分别是：

时钟线（Continues Serial Clock，SCK）：SCK线提供了同步音频数据传输的时钟信号。确定了数据传输的速度和时序。该时钟也称为Bit Clock（BCLK）。SCK的频率=2x采样频率x位宽
左/右声道线（Left-Right Clock，LRCK）：LRCK线指示了当前传输的是左声道的音频数据还是右声道的音频数据。它被称为帧同步信号。LRCK的频率=采样频率（ WS/LRCLK＝0，表示选择左声道，WS/LRCLK＝1，表示选择右声道**）**
数据线（Serial Data，SD ）：SD线用于传输实际的音频数据。数据的位宽可以根据具体应用而变化，通常为16位或32位。TX方向为：Serial Data Out（SDOUT）；RX方向为：Serial Data In（SDIN）。

信号名称	全称	功能说明
BCLK / SCK	Bit Clock 位时钟	每一个音频比特的移位时钟，频率 = 采样率 × 声道数 × 采样位宽
LRCLK / WS	Left/Right Clock 左右声道帧时钟	声道选择信号：高电平右声道、低电平左声道（标准模式），频率等于音频采样率 Fs
SD / DIN/DOUT	Serial Data 串行数据	单向串行音频数据流，主机发 DOUT，从机收 DIN；全双工设备分开两根
GND	参考地	模拟数字共地，保证时钟采样稳定

2.2. I2S协议中常见的参数

I2S四大核心配置参数如下：

参数名称	英文全称	核心定义	常用配置选项	配置错误带来的问题
采样位宽	Word Length	单个声道单次采样的数据比特位数，决定音频量化分辨率与动态范围	16bit（CD 标准）、24bit（HiFi）、32bit（DSP 运算）	位宽过小动态范围不足、音量易失真；位宽过大时钟频率过高增加时序压力
时钟极性	Clock Polarity（CPOL）	定义 BCLK 位时钟空闲电平，决定数据采样 / 移位触发边沿	CPOL=0（空闲低）、CPOL=1（空闲高）	收发端极性不一致，出现杂音、爆音、完全无法解码音频
帧同步极性	Frame Sync Polarity	定义 LRCLK/WS 高低电平对应的左右声道归属，标记音频帧边界	低电平左声道高电平右声道（标准）、反向极性	左右声道声音颠倒，立体声声场错乱
传输数据格式	Data Format	规定数据相对 LRCLK 跳变沿的输出偏移、比特发送顺序	飞利浦标准 I2S、左对齐 LJ、右对齐 RJ，统一 MSB 高位先行	音频断断续续、严重失真、无声音输出

3. I2S主从工作模式

I2S 主从模式判定唯一标准：谁输出 BCLK (SCK)、LRCLK (LRCK) 两组时钟

Master 主机：主动生成并输出位时钟 SCK + 帧同步 LRCK，决定系统采样频率 Fs
Slave 从机：被动接收外部输入的 SCK、LRCK，自身不产生时钟

拓扑模式分类	时钟输出 Master 设备	时钟接收 Slave 设备	工作原理	典型应用场景
模式 1：发射端为主模式	发射器 Transmitter	接收器 Receiver	发射器生成并输出 SCK 位时钟、LRCK 帧同步信号，接收器被动接收时钟解析音频	MCU 作为主机外接 DAC 芯片播放音频，最常用架构
模式 2：接收端为主模式	接收器 Receiver	发射器 Transmitter	接收器输出 SCK 与 LRCK 全局时钟，发射器跟随外部时钟输出音频数据流	CODEC 麦克风 ADC 采集音频，MCU 作为从机接收录音数据
模式 3：收发双从外部时钟模式	独立外部时钟模块	发射器 + 接收器均为 Slave	收发两端都不产生时钟，由第三方时钟源统一供给 SCK、LRCK，实现时钟完全同源	多通道同步音频采集、专业 DSP 音频系统、多路 Codec 同步阵列

4. I2S数据传输模式

I2S接口标准中，存在三种数据传输模式，分别是：飞利浦标准模式（I2S mode），左对齐（Left Justified）和右对齐（Right Justified）三种传输模式。

对比项	飞利浦标准 I2S	左对齐 LJ	右对齐 RJ
LRCK 电平对应声道	低左，高右	高左，低右	低左，高右
数据相对 LRCK 延迟	延迟 1 个 SCK 周期	无延迟	无延迟
SCK 采样 / 发送边沿	下降沿发，上升沿收	下降沿发，上升沿收	下降沿发，上升沿收
比特对齐位置	MSB 对齐延迟后 SCK 边沿	MSB 对齐 LRCK 跳变沿	LSB 对齐 LRCK 跳变沿
比特发送顺序	MSB 先行	MSB 先行	MSB 先行

4.1. 飞利浦标准（I2S）模式

LRCLK 跳变沿延后一个 BCLK 周期输出数据，兼容性最好，绝大多数 Codec、MCU 默认配置。主要特点如下：

序号	规范项目	详细规则说明
1	LRCK 帧同步信号定义	LRCK 低电平传输左声道数据，LRCK 高电平传输右声道数据，用于区分立体声左右声道帧
2	SCK 位时钟传输边沿	SCK 下降沿发送串行数据，SCK 上升沿接收端采样锁存数据，默认 CPOL=0
3	数据相对 LRCK 延迟（Data Delay）	有效音频数据在 LRCK 电平跳变沿之后，延迟 1 个完整 SCK 时钟周期才开始输出
4	比特发送顺序规则	采用 MSB 最高位先行发送方式，数据最高位对齐 LRCK 延迟 1 个 SCK 后的时钟边沿

4.2. 左对齐（Left Justified）模式

LRCLK 翻转立刻输出数据，常用于部分 TI 音频芯片。主要特点如下：

序号	规范项目	详细规则说明
1	LRCK 帧同步声道定义	LRCK 高电平 = 左声道，LRCK 低电平 = 右声道（与飞利浦标准极性相反）
2	SCK 位时钟收发边沿	SCK 下降沿发送串行数据，SCK 上升沿接收端采样锁存数据
3	数据延迟 Data Delay	无延迟，LRCK 电平跳变沿到来瞬间立即输出有效音频数据
4	比特发送顺序	MSB 最高位先行输出，最高比特直接与 LRCK 跳变沿对齐

4.3. 右对齐（Right Justified）模式

数据在帧末尾对齐，使用较少。主要特点如下：

序号	规范项目	详细规则说明
1	LRCK 帧同步声道定义	LRCK 高电平传输右声道数据，LRCK 低电平传输左声道数据
2	SCK 位时钟收发边沿	SCK 下降沿发送串行数据，SCK 上升沿接收端采样锁存数据
3	数据延迟 Data Delay	无延迟，LRCK 电平跳变沿到来即刻输出有效音频数据
4	比特发送顺序与对齐方式	MSB 最高位先行发送，数据最低位 LSB 与 LRCK 跳变沿对齐

5. I2S信号总线测试方案

5.1. 测试环境配置

主控设备：STM32/嵌入式MCU（I2S Master/Slave）
音频外设：Codec芯片（ES8388/WM8978等）
测试仪器：数字示波器、逻辑分析仪（支持I2S协议解码）
辅助设备：直流稳压电源、杜邦线、接地测试线

5.2. 测试项目

测试项目	测试目的	核心测试步骤	合格判定标准
硬件连通性与接地测试	排查线路虚焊、断线、接地不良问题，杜绝杂音、时序抖动隐患	1. 断电测量I2S各信号线、地线通断； 2. 校验主控与Codec共地，消除地电位差； 3. 检查走线无短接、串扰，阻抗匹配正常	线路导通正常，无短路、断路；系统共地良好，无电气串扰问题
时钟信号参数测试（核心）	验证I2S各类时钟频率精准度、波形稳定性，保障传输基础时序合规	1. 配置44.1kHz/48kHz采样率、16/24bit采样位宽； 2. 示波器测量BCLK、LRCLK频率、占空比及时钟抖动； 3. 对比理论值核算误差	时钟频率误差≤±1%；波形规整无杂波，抖动量小；电平符合芯片IO电气规范
I2S时序协议合规性测试（重点）	校验时序极性、数据延迟、对齐规则、收发边沿完全匹配协议标准	1. 基于飞利浦标准I2S规范核对声道极性、时钟收发边沿、数据延迟、比特顺序； 2. 逻辑分析仪抓取时序并解码分析	时序完全匹配对应传输格式（I2S/LJ/RJ），无数据错位、提前、延迟异常

5.3. I2S电气参数

信号电平要求：

I2S信号时序要求：