半导体行业属于分工非常明确的行业，通常需要fabless 用于讲想法转换成可以用于制造的GDSII 图纸，然后交给foundary 厂通过光刻机制造出裸die ，再进行封装、测试，然后才能真正走向市场。
一颗芯片从产品构想到最终量产，需要经历需求分析、架构设计、RTL 开发、功能验证、物理实现、Sign-off、流片、封装测试和硅后验证等多个阶段。
这并不是一条简单的单向流水线。每个阶段都有明确的交付物和准入门槛，一旦功能、时序、功耗、物理规则或制造良率出现问题，设计就需要通过 ECO 或 Respin 返回相应阶段重新迭代。
完整流程如下：
流程可以概括为：
需求与架构定义→ 前端设计 → 验证收敛 → 物理实现 → Sign-off → Tape-out → 晶圆制造 → 封装测试 → 硅后验证 → 量产
一、定义与架构：先决定芯片要解决什么问题
芯片项目的第一步不是编写 RTL，而是明确产品目标。
1、产品与市场需求
需求分析需要回答以下问题：
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芯片用于什么应用场景？
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需要实现哪些功能？
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目标性能和接口带宽是多少？
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功耗、面积和成本上限是多少？
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采用什么封装？
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计划何时上市？
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是否需要满足功能安全、信息安全或行业认证？
这些需求应尽量转化为可量化指标，例如主频、算力、峰值带宽、待机功耗、Die 面积和封装成本，通常需要以PRD文档的形式讲这些信息进行输出。
2、可行性与 PPA 探索
确定需求后，需要对技术可行性进行初步评估。PPAC指：
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Performance：性能
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Power：功耗
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Area：面积
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Cost：成本
这一阶段通常需要完成：
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架构定义
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工艺节点选择
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Die 面积估算
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功耗预算
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封装方案评估
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IP 可获得性分析
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开发周期和成本评估
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关键技术风险识别
如果 PPAC或开发周期无法满足产品目标，就需要返回需求阶段调整指标。
3、系统与芯片架构
架构设计负责将产品需求转换为芯片结构，包括：
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CPU、GPU、NPU、DSP 等计算单元
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SRAM、Cache 和外部存储接口
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NoC、AXI、AHB、APB 等互连结构
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地址空间和 Memory Map
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时钟、复位和中断系统
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电源域与低功耗策略
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外设、模拟 IP 和高速接口
此时还需要进行软硬件划分，决定哪些功能由硬件实现，哪些由固件或软件完成。
4、微架构与规格freeze
系统架构确定后，各模块需要进一步细化为微架构：
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流水线级数
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状态机和数据通路
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缓存结构
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寄存器定义
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模块接口
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异常和边界行为
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时序与性能要求
当接口、行为和约束经过评审后，会将整个芯片需要实现的feature 进行拆解和锁定，形成AR和HAS(HLD) ，它是 RTL、验证、软件和后端团队共同遵循的设计基线。
二、前端设计：从规格到可综合 RTL
前端设计的主要任务，是将架构规格转换为逻辑实现。
1、IP 与 PDK 准备
芯片通常由大量复用 IP 组成，包括：
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标准单元库
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SRAM 和 ROM
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PLL
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SerDes
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DDR PHY
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PCIe、USB、Ethernet 等接口 IP
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ADC、DAC 和电源管理模块
在集成前，需要确认每个 IP 的功能模型、Liberty、LEF、GDS、时序模型、功耗模型和接口契约是否齐全。
PDK 则提供工艺设计规则、器件模型、版图库和签核规则，是设计进入物理实现和流片的基础。
2、数字 RTL 设计
设计人员根据微架构规格使用 Verilog、SystemVerilog 或 VHDL 编写 RTL，重点实现：
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控制逻辑
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数据通路
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总线接口
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时钟与复位
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低功耗控制
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异常和错误处理
RTL 不仅需要功能正确，还要具备良好的可综合性、可验证性和可测试性。
3、DFT 规划
DFT，即 Design for Testability，必须在前端阶段提前规划，主要包括：
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Scan Chain
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Scan Compression
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MBIST
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LBIST
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JTAG
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Test Point
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测试模式和测试时钟
如果 DFT 到后期才加入，可能造成面积增加、时序恶化、布局拥塞和测试覆盖率不足。
4、模拟与混合信号设计
PLL、ADC、DAC、SerDes 和模拟 IO 等模块通常采用独立流程：
原理图设计 → SPICE 仿真 → PVT/蒙特卡洛分析 → 版图 → PEX → 后仿真
完成后的模拟 IP 再以 Hard Macro 的形式集成到 SoC 中。
5、软件并行开发
现代 SoC 的软件开发通常与 RTL 同步进行，包括：
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BootROM
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固件
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驱动程序
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编译器支持
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SDK
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虚拟平台
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FPGA 原型
提前进行软硬件联调，可以更早发现寄存器、地址映射和启动流程中的问题。
三、验证收敛：证明 RTL 功能正确
芯片验证并不是简单地"跑几个 Test Case"，而是一个覆盖静态检查、动态仿真、形式验证和软硬件协同验证的完整体系。
1、静态与低功耗检查
常见检查包括：
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Lint
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CDC
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RDC
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Presyn
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X-Propagation
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UPF/CPF 一致性检查
Lint 用于发现RTL 语法问题；CDC/RDC 用于检查跨时钟域和跨复位域风险；UPF 检查则确保电源域、隔离、保持和电平转换策略正确，最终都需要做到0 err，0 warn。
2、动态仿真与覆盖率
动态验证通常基于 SystemVerilog/UVM，使用激励、参考模型、Checker 和 Assertion 验证设计行为。
验证收敛需要同时关注：
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代码覆盖率
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line coverage
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toggle coverage
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branch coverage
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功能覆盖率
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断言覆盖率
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场景覆盖率
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Bug 收敛情况（case pase rate)
覆盖率高并不必然代表设计正确，但覆盖率不足通常说明验证还不完整。
3、Formal、FPGA 与软件联调
对于复杂控制逻辑和协议，可以使用 Formal Verification 验证关键属性。
对于大规模 SoC，则可能使用：
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仿真加速器
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硬件仿真平台
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FPGA 原型
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虚拟平台
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固件和驱动联调
这些平台能够运行更长的软件场景，提前验证启动、操作系统、驱动和系统级功能。
4、RTL Freeze
进入下一阶段前，通常需要满足：
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功能测试通过
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严重 Bug 清零
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覆盖率达到目标
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Lint、CDC、RDC 收敛
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低功耗检查通过
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DFT 架构评审完成
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RTL 具备综合和实现条件
如果发现普通功能问题，返回 RTL/IP 修复；如果问题来自架构，则需要进一步返回微架构或系统规格。
四、物理实现：从门级网表到版图
物理实现负责将 RTL 转换为可以交给晶圆厂制造的几何版图。
1、顶层 Die、Pad 与 Bump 规划
在正式布局前，需要完成芯片与封装协同规划：
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Die 和 Core 尺寸
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IO Pad 或 Bump 分布
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电源和地数量
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高速接口位置
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封装基板连接
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芯片与封装的 SI/PI 分析
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热设计和散热路径
顶层规划会直接影响后续单元位置、电源网络和布线资源。
2、逻辑综合与 DFT 插入
综合工具根据 RTL、SDC 和标准单元库生成门级网表，并执行：
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布尔优化
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Technology Mapping
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时序优化
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面积和功耗优化
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Clock Gating
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Scan 和 MBIST 插入
综合完成后，需要通过 LEC/Formal 比较 RTL 与门级网表，确认逻辑功能没有发生非预期变化。
3、Floorplan 与电源规划
Floorplan 决定芯片的整体物理结构，包括：
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Die/Core 尺寸
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SRAM 和 Hard Macro 摆放
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IO Ring
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Halo 和 Blockage
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Placement Region
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Power Ring
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Power Stripe
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Power Mesh
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Well Tap 和 Endcap
一个不合理的 Floorplan 会在 Placement、CTS 和 Routing 阶段造成严重拥塞。
4、Placement 与 CTS
Placement 将标准单元放入合法位置，并根据时序、拥塞和功耗进行优化。
随后进行 CTS，即 Clock Tree Synthesis：
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插入 Clock Buffer/Inverter
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控制 Clock Skew
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控制 Insertion Delay
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修复 Clock Transition 和 Capacitance
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使用 NDR 或高层金属保护关键时钟
CTS 后真实时钟延迟进入时序分析，因此 Setup 和 Hold 都需要重点检查。
5、Routing 与 RC 提取
布线阶段包括：
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Global Route
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Detailed Route
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Clock Route
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Timing-driven Route
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SI-aware Route
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ECO Route
布线完成后，工具提取真实电阻和电容，生成 SPEF 等寄生参数数据。
此时的时序结果比综合和 Placement 阶段更加接近最终芯片。
五、Sign-off：决定芯片能否流片
获得版图并不代表设计已经完成。Tape-out 之前必须完成完整签核。
1、Sign-off 级 RC 提取
使用 Foundry 认可的寄生参数规则，生成签核级 RC 数据，为 STA、SI 和电源完整性分析提供基础。
2、物理验证
主要包括：
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DRC：检查版图是否符合工艺规则
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LVS：检查版图与网表是否一致
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ERC：检查电气连接规则
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Antenna：检查天线效应
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Metal Density：检查金属密度
3、Sign-off STA
Sign-off STA 需要覆盖完整 MMMC 条件，包括：
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Functional Mode
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Scan Shift
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Scan Capture
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MBIST/JTAG
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Setup/Hold
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SI/Crosstalk
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OCV/AOCV/POCV
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CPPR
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不同 PVT Corner
4、功耗与电源完整性
主要验证：
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动态功耗和静态功耗
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Static IR Drop
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Dynamic IR Drop
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Electromigration
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电源噪声
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瞬态压降
5、Post-route LEC 与 DFT 签核
还需要确认：
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RTL 与最终门级网表等价
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ECO 没有改变功能
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Scan Chain 正确
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ATPG Pattern 可执行
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故障覆盖率达到目标
所有签核项目通过后，才能输出：
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GDSII/OASIS
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最终门级网表
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SPEF/SDF
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SDC/DEF
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测试向量
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工艺与封装数据
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Tape-out 签核报告
六、制造、封装与量产
1、晶圆制造
晶圆厂根据 GDS/OASIS 制作掩膜，并通过以下工艺完成芯片制造：
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光刻
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薄膜沉积
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刻蚀
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离子注入
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CMP
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金属互连
2、CP 晶圆测试
晶圆完成后，通过探针测试每颗裸 Die，检查：
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Scan/ATPG
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MBIST
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基础功能
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漏电和功耗
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初步性能
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Wafer Bin 分类
3、封装与成品测试
通过 Wire Bond、Flip-Chip、2.5D、3D 或 Chiplet 等方式进行封装。
封装完成后执行 Final Test：
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功能测试
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性能测试
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功耗测试
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电压和速度分档
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测试时间优化
4、硅后 Bring-up
首批芯片到达后，需要完成：
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上电
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时钟和复位
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Boot
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固件与驱动
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外设和高速接口
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系统级联调
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失效分析
5、可靠性与 PVT 表征
量产前还需要完成：
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ESD
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Latch-up
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HTOL
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TDDB/HCI
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温度循环
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热应力
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PVT 表征
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数据手册参数确认
最终通过良率分析、Bin Map、Shmoo 和失效分析逐步提升良率，进入正式量产。
七、芯片设计中的三种返工路径
芯片开发中的问题并不都需要重新走完整流程。
1、RTL/IP 修复
适用于普通功能问题：
验证失败 → 修改 RTL/IP → 重新验证 → 重新实现
2、Metal ECO
适用于能够通过金属层连接修复的问题：
ECO 修改 → Route → RC 提取 → 相关 Sign-off 重跑 → 更新流片数据
Metal ECO 不修改晶体管层，通常比 Full Respin 成本更低。
3、Full Respin
如果问题涉及架构、标准单元或晶体管层，则需要：
返回前端设计 → 重新综合 → 重新验证 → 重新布局布线 → 重新签核和流片
这是成本最高、周期最长的返工方式。
八、芯片设计不是串行流程，而是多团队协同
贯穿整个项目的横向工作主要包括：
| 协同方向 | 主要内容 |
|---|---|
| PPA 与成本管理 | 性能、功耗、面积、良率、测试成本 |
| 软件与验证平台 | 虚拟平台、FPGA、固件、驱动、SDK |
| 封装与 SI/PI/热协同 | 基板、高速接口、供电和散热 |
| 项目与配置管理 | 版本、IP 授权、PDK、变更和可追溯性 |
| 质量、安全与合规 | 功能安全、信息安全、可靠性和行业认证 |