Xilinx Vitis Core Development Kit 2025.2.1_Win+Linux

一、软件简介

Xilinx Vitis Core Development Kit（简称 Vitis 核心开发套件）是 AMD Xilinx 推出的统一异构计算开发平台 2025.2.1 稳定迭代版本，专为赛灵思 FPGA、Zynq-7000、Zynq UltraScale+、Versal 全系列自适应 SoC 器件打造。

套件整合硬件逻辑开发、嵌入式软件编译、AI 加速、系统级调试一体化工具链，脱离传统 Vivado 单一硬件开发局限，实现硬件可编程逻辑（PL）+ 嵌入式处理器（PS）+AI 引擎（AIE）协同开发，2025.2.1 作为增量维护版本，修复前代功能缺陷并优化编译、仿真、部署流程，面向硬件工程师、嵌入式开发、AI 边缘部署人员提供标准化开发环境，是自适应计算芯片的核心基础开发套件。

Vitis Core Development Kit 通过统一安装程序提供，安装包中已标配包含 Vivado Design Suite 、Vitis Model Composer 和 Vitis HLS，用户无需单独下载 Vivado。该平台将设计、验证和加速所需的功能整合到统一环境中，支持 Windows 和 Linux 双系统。

软件基础信息

Xilinx Vitis Core Development Kit 2025.2.1 集成 Vitis、Vivado、PetaLinux 全套 EDA 开发工具，专为 Xilinx FPGA、Zynq SoC、Versal ACAP 自适应计算平台打造嵌入式软件与硬件加速应用开发环境，是当前工业级 FPGA 全栈开发主流工具包。

软件版本：2025.2.1
发布年份：2026 年
开发厂商：Xilinx（AMD 赛灵思）
系统架构：纯 64 位程序
界面语言：英文
授权说明：内置激活机制，可解锁套件自带 IP 核、Beta 器件，支持 RDP 远程会话使用
安装镜像：通用一体化镜像Xilinx_Unified_2025_2_1_0320_0604.iso，包含全部工具版本；轻量 Vivado Lab 版可单独使用独立镜像Xilinx_Vivado_Lab_2025_2_1_0320_0604.iso

二、主要功能

1. AI 引擎增强设计流程

数据类型扩展：新增块浮点类型 MX6、MX4，以及 cbfloat16（仿真模式），并增强了 cfloat 与 cbfloat16 在 FFT 和矩阵乘法函数中的支持；cint16 和 cint32 现支持在 FFT 中使用 cint16 旋转因子类型。

编程模型更新：支持创建只读共享缓冲区、AIE-ML 和 AIE-ML v2 的重复 MEM Tile 读取访问、DMA-FIFO 支持；Ping-pong 缓冲区可跨越两个相邻 MEM Tile；支持本地 Tile 存储器的共享参数；为 AIE-ML 和 AIE-ML v2 提供包交换增强功能。

2. DSP 库函数增强

面向 Versal AI 引擎的 DSP 库新增以下功能：

累积和（Cumulative Sum）
欧几里得距离（Euclidean Distance）
通过 RTP 更新或 LUT 调用的函数逼近
支持包交换的增强型 TDM FIR（节省 PLIO）
利用 AIE + PL 的增强型 1D FFT（减少 PL 资源需求）
吞吐量优化的增强型 FIR

3. AI 引擎映射器与路由器改进

编译器将探索不同的布局方案以实现更高效的实现。

4. 验证与仿真增强

Vitis 功能仿真工作流支持 C++（早期访问）
支持使用 MATLAB 和 Python 测试平台进行硬件在环仿真（早期访问）

5. Vitis Model Composer 增强

SSR（超采样率）设计流程易用性更新（早期访问）
AI 引擎和 HDL 新增模块：
- AIE/AIE-ML/AIE-ML v2：相关性/卷积等
- HDL 库模块：FFT（新增 SSR=32、64 原生浮点支持）、FIR（支持带 SSR 的分数倍内插）

6. Vitis IDE 嵌入式开发增强

用于更新构建配置的 Python API
PS Trace 默认对支持的核可见
调试增强：Watch View 和 Register View 中更新值高亮显示
支持取消或终止后端任务
统一平台 BSP 文件路径（Linux 和 Windows）
Theia AI 集成（早期访问）：支持开发者使用偏好的 LLM 和代码助手
使用 Python API 创建 DFX 平台
支持工作区备份或共享
增强配置文件日志记录
新增"Integration Project"组件

三、适合行业

工业自动化：伺服驱动、运动控制、工业视觉检测、PLC 异构控制单元开发
边缘人工智能：机器视觉识别、实时图像推理、低功耗端侧 AI 加速设备
通信射频：5G/6G 射频前端、软件无线电 SDR、高速数据收发、信号处理板卡
航空航天：高可靠嵌入式控制系统、星载实时数据处理、抗辐射 FPGA 固件开发
医疗电子：医学影像采集、便携式诊断设备、实时生物信号处理终端
汽车电子：车载 ADAS 视觉感知、车载实时控制、车规级 Zynq SoC 开发
测试测量：高速示波器、信号发生器、数据采集卡、自动化测试设备

四、系统要求

Windows 平台

操作系统：Windows 10 64 位专业版、Windows 11 64 位；不支持 32 位系统
处理器：Intel i7/i9、AMD Ryzen7 及以上多核 CPU，推荐 8 核及以上
内存：最低 16GB，大型 AIE / 大型 FPGA 工程推荐 32GB~64GB
硬盘：安装空间≥40GB，配套工程缓存建议预留 100GB 以上 NVMe 固态硬盘
显卡：支持 OpenGL 4.5，独立显卡 4GB 显存以上，用于波形与 AI 可视化
其他：管理员安装权限、关闭防火墙拦截 JTAG 驱动、安装对应 USB 下载器驱动

Linux发行版：

Red Hat Enterprise Workstation/Server：8.10、9.4、9.5、9.6、10.0
SUSE Linux Enterprise：15 SP4、15 SP6、15 SP7
Amazon Linux 2 AL2023 LTS
AlmaLinux：8.10、9.4、9.5、9.6、10.0
Ubuntu：22.04.3-22.04.5 LTS、24.04 LTS、24.04.1、24.04.2 LTS（需注意libtinfo.so.5依赖）
Rocky Linux：8.10、9.6、10.0

Linux 平台（推荐开发环境）

处理器：x86_64 架构多核处理器
内存：最低 16GB，大型综合工程 32GB 起步
硬盘：40GB 以上安装空间，SSD 优先
依赖库：预装 gcc、cmake、libusb、python3、图形界面基础库，关闭 SELinux 限制
权限：sudo 管理员权限，支持 USB JTAG 设备无权限访问配置

器件硬件适配

完整兼容 Zynq-7000、Zynq UltraScale+ MPSoC、Versal ACAP 全系列器件，支持主流开发板与自定义硬件板卡。

五、更新内容

2025.2.1 版本主要更新

问题修复：

修复了 Vitis 应用中 .bit 和 .tcl 文件未能使用最新生成版本的问题（需手动从 platform 文件夹复制正确版本）

2025.2 版本主要新特性汇总

AI Engine API 增强：面向 Versal AI Edge 和 AI Edge Gen 2（AIE-ML 和 AIE-ML v2）的 API 增强
新型数据类型支持：块浮点 MX6、MX4、cbfloat16（仿真）
DSP 库扩展：累积和、欧几里得距离、函数逼近等新函数
验证流程扩展：支持 MATLAB 和 Python 测试平台的硬件在环仿真（早期访问）
IDE 增强：Python API 配置管理、Theia AI 集成（早期访问）、调试视图高亮更新
安装方式变更：自 2025.2 版本起，不再提供单文件下载，统一采用 Web 安装程序

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