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白码王子小张24 天前
matlab·fpga开发·fpga·vivado·xilinx·simulink
Matlab Simulink HDL Coder 时钟束信号生成时钟束信号包括时钟、复位和时钟使能信号。在代码生成过程中，HDL Coder根据您在设计中使用的连续元素（如持久变量或延迟块）创建时钟束信号。默认情况下，单个主时钟和单个主复位驱动设计中的所有顺序元素。
FPGA狂飙1 个月前
信号处理·verilog·fpga·vivado·xilinx
FPGA 常用 I/O 电平标准有哪些?在 FPGA 的神奇世界里，I/O 电平标准就像魔法咒语，掌控着芯片与外界交流的方式。对于初涉 FPGA 领域的小白来说，这些标准可能有点神秘莫测，但别担心，今天我就用最通俗易懂的方式为你揭开它们的面纱。
爱奔跑的虎子2 个月前
fpga开发·vivado·xilinx·数字逻辑通信
详解CRC校验原理以及FPGA实现CRC（Cyclic Redundancy Check，循环冗余校验）是一种广泛使用的错误检测技术，主要用于检测数据在传输或存储过程中是否发生了错误。它通过对数据进行特定的数学运算，生成一个固定长度的校验码（CRC 校验码），并将其附加到数据后面。接收方在收到数据时，可以通过相同的运算来验证数据的完整性。
会点灯的大力水手2 个月前
xilinx·zynq
3-ZYNQ 折腾记录 -PS_PL AXI InterfacesZynq UltraScale+ MPSoC集成了功能丰富的四核或双核Arm® Cortex-A53 MPCore基于处理系统(Processing System, PS)和可编程逻辑(Programmable Logic, PL)的单一设备。
FPGA狂飙3 个月前
fpga开发·verilog·fpga·vivado·xilinx
FPGA IP 和 开源 HDL 一般去哪找?在FPGA开发的世界中，IP核和HDL模块是构建复杂数字系统的基石。它们如同乐高积木，让开发者能够快速搭建和重用经过验证的电路功能。但你是否曾感到迷茫，不知道从哪里寻找这些宝贵的资源？本文将为你揭开寻找FPGA IP核和HDL模块资源的神秘面纱。
爱奔跑的虎子3 个月前
图像处理·matlab·fpga开发·fpga·vivado·xilinx
FPGA与Matlab图像处理之伽马校正Gamma校正是图像处理中用以调整图像的亮度和对比度来改善图像质量的。Gamma校正是基于人眼对亮度的感知非线性，人眼对亮度的敏感度随着亮度的增加而减少，也就是人眼在图像亮度较低时，人眼对亮度的变换更敏感。例如：人眼在夜晚很容易看见萤火虫，而在白天不容易看到天空中飞翔的鸟。伽马曲线如下所示：
知识充实人生3 个月前
vivado·xilinx·时序报告·脉冲宽度检查·pulse_width
Vivado时序报告之Report pulse width详解目录一、前言二、Report pulse width2.1 Report pulse width2.2 配置界面
FPGA狂飙3 个月前
fpga开发·verilog·fpga·xilinx
1分钟 快速掌握 双向信号(inout信号)在数字电路设计中，三态门扮演着至关重要的角色。它是Verilog硬件描述语言中的一个基本元素，用于实现复杂电路的设计与模拟。
FPGA狂飙4 个月前
fpga开发·信号处理·verilog·fpga·xilinx
【FPGA数字信号处理】并行FIR滤波器在数字信号处理领域，FIR（Finite Impulse Response）数字滤波器是一种非常重要的工具。它具有线性相位、稳定性好等优点，被广泛应用于通信、音频处理、图像处理等领域。
爱奔跑的虎子4 个月前
fpga开发·fpga·vivado·xilinx·跨时钟域
FPGA跨时钟域处理在之前的文章《FPGA静态时序分析与约束（一）、理解亚稳态》中，我知道了什么是亚稳态以及亚稳态对系统的危害。通常我们的系统工程中不止有一个处理时钟，当不同时钟域下的信号进行交互的时候就涉及到跨时钟域的问题了。由于不同时钟的频率、相位都可能不同，所以就存在目标时钟在采集源时钟域信号时发生亚稳态情况，如下图所示：
爱奔跑的虎子5 个月前
fpga开发·fpga·vivado·xilinx·mig·ddr3
详解DDR3原理以及使用Xilinx MIG IP核(app 接口)实现DDR3读写测试（1）详解SDRAM基本原理以及FPGA实现读写控制在前文《详解SDRAM基本原理以及FPGA实现读写控制》中我们学会了SDRAM的基本原理以及读写操作时序，本文讲解的DDR3全称为“Double Data Rate 3”（双倍数据速率第三代），它是一种用于计算机和其他设备的随机存取存储器（RAM）技术。
爱奔跑的虎子5 个月前
fpga开发·fpga·vivado·xilinx·axi4
详解并掌握AXI4总线协议（一）、AXI4-FULL接口介绍早期的SoC 片上总线还不成熟，那时候还没有统一的标准。ARM 公司就在 1995 年推出了自己的总线——AMBA（Advanced Microcontroller Bus Architecture，高级微处理器总线架构），用于连接处理器、内存、外设和其他系统组件。AMBA总线标准包括多个子协议，其中最常见的是AHB（Advanced High-performance Bus）和APB（Advanced Peripheral Bus）。
孤独的单刀5 个月前
fpga开发·信号处理·xilinx·dsp·定点数·verilog入门·浮点数
基于FPGA的数字信号处理（18）--半加器和全加器在数字系统中，加法运算是最常见的算术运算，同时它也是进行各种复杂运算的基础。最简单的加法器叫做 半加器（Half Adder），它将2个输入1bit的数据相加，输出一个2bits的和，和的范围为0~2（10进制）。和的高位也被称为进位（Carry），和的低位则通常被直接叫和（Sum）。例如：
迪普微社区5 个月前
网络·fpga开发·fpga·芯片·xilinx·高性能计算·加速卡
解锁算力新极限，Xilinx UltraScale+赋能的高性能低延时FPGA加速卡AiHPC-V9P 是一款基于 AMD Virtex UltraScale + FPGA VU9P 的 PCIe Gen3.0 x16 接口智能网卡，具有最大2*200GbE /或者16*10GbE(典型应用）接入容量的高性能低延时智能网卡。 对外接口支持两组QSFP-DD 最高25Gb/s x8Lane 光口接入，同时。该产品集成 2 个 200G 以太网低延时MAC ，通过PCIe 或者CXL1.1 接口，实现超低延时应用。
晓晓暮雨潇潇6 个月前
fpga开发·xilinx·bit加密
FPGA开发技能(7)Vivado设置bit文件加密在FPGA的项目发布的时候需要考虑项目工程加密的问题，一方面防止自己的心血被盗，另一方面也保护公司资产，保护知识产权。Xilinx的器件大概有两种加密方案，一种是本文介绍的AES加密算法，另一种则是利用multiboot配置和Device DNA，其大概是流程是，xilinx提供了读取Device DNA的原语，用户逻辑通过原语读取Device DNA然后与用户逻辑的加密模块做运算得到一个数字串，将该数字串与存放在Flash特定区域的密文做对比，如果一致证明该FPGA通过授权可以启动用户逻辑，如果失败则可
迪普微社区7 个月前
fpga开发·fpga·xilinx·干货·硬件设计·资源
新版 Vivado 2024.1分享（附安装包）Vivado新版本来了，文末附下载方法。Vivado 2024.1版本的亮点主要集中在多个方面的功能增强和优化上。
迪普微社区7 个月前
fpga开发·fpga·xilinx·工业·加速卡·产品推荐
产品推荐 | 基于Xilinx XCKU115的半高PCIe x8 硬件加速卡本板卡系我公司自主研发，采用Xilinx公司的XCKU115-3-FLVF1924-E芯片作为主处理器，主要用于FPGA硬件加速。板卡设计满足工业级要求。如下图所示：
孤独的单刀7 个月前
fpga开发·ic·xilinx·altera·四舍五入·定点数·浮点数
基于FPGA的数字信号处理（10）--定点数的舍入模式（1）四舍五入round将浮点数定量化为定点数时，有一个避不开的问题：某些小数是无法用有限个数的2进制数来表示的。比如：0.5(D) = 0.1(B)
wjh776a687 个月前
linux·驱动开发·fpga开发·xilinx·pcie·ultrascale+
DMAR: [INTR-REMAP] Present field in the IRTE entry is clear 的解决办法在使用FPGA开发PCIe的MSI-X中断相关功能时，一次测试过程中dmesg打印出如下错误，使用cat /proc/interrupts查看FPGA的PCIe驱动程序未收到MSIX中断。使用的系统为基于Intel x86_64的linux（RHEL8.9），基于Xilinx Ultrascale+HBM VCU128开发板作为PCIe终端设备进行开发。
孤独的单刀7 个月前
fpga开发·信号处理·xilinx·数字ic·dsp·定点数·verilog入门
基于FPGA的数字信号处理（9）--定点数据的两种溢出处理模式：饱和（Saturate）和绕回（Wrap）在逻辑设计中，为了保证运算结果的正确性，常常需要对结果的位宽进行扩展。比如2个3bits的无符号数相加，只有将结果设定为4bits，才能保证结果一定是正确的。不然，某些情况如7+7 = 14(1110)，如果结果只用3bits表示那么就成了110(6)了，这样运算的结果就是错的。同理，乘法操作需要扩展的位宽更大，是两个乘数的位宽之和，比如2个3bits的无符号数做乘法，结果需要设定为6bits。