xilinx

怪小庄吖6 天前
笔记·fpga开发·硬件架构·硬件工程·xilinx·7系列fpga·i/o资源
7系列 之 OSERDESE2《ug471_7Series_SelectIO.pdf》介绍了Xilinx 7 系列 SelectIO 的输入/输出特性及逻辑资源的相关内容。
怪小庄吖6 天前
笔记·fpga开发·硬件架构·硬件工程·xilinx·7系列fpga·i/o资源
UG471 之 SelectIO 逻辑资源《ug471》介绍了Xilinx 7 系列 SelectIO 的输入/输出特性及逻辑资源的相关内容。第 1 章《SelectIO Resources》介绍了输出驱动器和输入接收器的电气特性，并通过大量实例解析了各类标准接口的实现。 第 2 章《SelectIO Logic Resources》介绍了输入输出数据寄存器及其双倍数据速率（DDR）操作，以及可编程输入延（IDELAY）和可编程输出延迟（ODELAY）。 第 3 章《Advanced SelectIO Logic Resources》介绍了ISE
南山维拉7 天前
xilinx·zynq·axi-lite总线
【AXI总线专题】-AXI-LITE总线解读AXI-LITE总线只支持单次突发，也就是说每次传输只能传一个数据。另外，传输的数据位宽只支持32bit或者64bit
怪小庄吖8 天前
fpga开发·硬件架构·硬件工程·信息与通信·信号处理·xilinx·7系列fpga
7系列 之 ISERDESE2《ug471_7Series_SelectIO.pdf》介绍了Xilinx 7 系列 SelectIO 的输入/输出特性及逻辑资源的相关内容。
辣个蓝人QEX24 天前
linux·arm开发·xilinx·zynq·mpsoc·bootgen·u-boot移植
【ZYNQ MP开发】Linux下使用bootgen命令生成BOOT.bin报错架构不对问题探究在移植 u-boot 时，涉及到把多个文件打包进 BOOT.bin，经过查询，使用以下脚本，使用 Vitis 带的 bootgen 工具打包 BOOT.bin：
国产化嵌入式平台解决方案2 个月前
fpga开发·硬件架构·xilinx
基于赛灵思 Xilinx RFSoC 的 VPX 6U 高速数据采集模块技术讨论基于赛灵思 Xilinx RFSoC ZU27DR/ZU47DR 的 VPX 6U 模块在高速数据采集与信号处理中的应用。该模块集成了高速模数转换、数据处理及高速数据传输等关键功能，适用于雷达、卫星接收、光电探测、超声阵列以及电力脉冲等高频、高速信号的采集与处理。
涛tao讲道3 个月前
接口·fpga·vivado·xilinx·ip核·涛tao讲道·抗单粒子翻转
FPGA的IP核接口引脚含义-快解手册繁琐，怎样快速了解IP核各输入输出接口引脚的含义。不慌不慌，手册确实比较详细但繁琐，如何快速知晓该部分信息，涛tao道长给你们说，简单得很，一般新入门的道友有所不知，往往后面都会根据和FPGA的缘分大小关系或早或晚知道。
a4962986855 个月前
fpga开发·代码保护·xilinx
Xilinx FPGA的Bitstream比特流加密设置方法关于Xilinx FPGA的Bitstream比特流加密设置方法更多信息可参阅应用笔记xapp1084。
创龙科技-黄工5 个月前
嵌入式开发·xilinx·arm+fpga·工业核心板
解锁4K，Xilinx MPSoC ARM + FPGA高清视频采集与显示方案！当下，随着数字化多媒体技术以令人惊叹的速度不断演进，高清视频处理成为众多领域关注的焦点。今天为大家分享4K HDMI 高清视频方案，基于Xilinx UltraScale+ MPSoC XCZU7EV高性能平台。
白码王子小张6 个月前
matlab·fpga开发·fpga·vivado·xilinx·simulink
Matlab Simulink HDL Coder 时钟束信号生成时钟束信号包括时钟、复位和时钟使能信号。在代码生成过程中，HDL Coder根据您在设计中使用的连续元素（如持久变量或延迟块）创建时钟束信号。默认情况下，单个主时钟和单个主复位驱动设计中的所有顺序元素。
FPGA狂飙6 个月前
信号处理·verilog·fpga·vivado·xilinx
FPGA 常用 I/O 电平标准有哪些?在 FPGA 的神奇世界里，I/O 电平标准就像魔法咒语，掌控着芯片与外界交流的方式。对于初涉 FPGA 领域的小白来说，这些标准可能有点神秘莫测，但别担心，今天我就用最通俗易懂的方式为你揭开它们的面纱。
爱奔跑的虎子6 个月前
fpga开发·vivado·xilinx·数字逻辑通信
详解CRC校验原理以及FPGA实现CRC（Cyclic Redundancy Check，循环冗余校验）是一种广泛使用的错误检测技术，主要用于检测数据在传输或存储过程中是否发生了错误。它通过对数据进行特定的数学运算，生成一个固定长度的校验码（CRC 校验码），并将其附加到数据后面。接收方在收到数据时，可以通过相同的运算来验证数据的完整性。
会点灯的大力水手7 个月前
xilinx·zynq
3-ZYNQ 折腾记录 -PS_PL AXI InterfacesZynq UltraScale+ MPSoC集成了功能丰富的四核或双核Arm® Cortex-A53 MPCore基于处理系统(Processing System, PS)和可编程逻辑(Programmable Logic, PL)的单一设备。
FPGA狂飙8 个月前
fpga开发·verilog·fpga·vivado·xilinx
FPGA IP 和 开源 HDL 一般去哪找?在FPGA开发的世界中，IP核和HDL模块是构建复杂数字系统的基石。它们如同乐高积木，让开发者能够快速搭建和重用经过验证的电路功能。但你是否曾感到迷茫，不知道从哪里寻找这些宝贵的资源？本文将为你揭开寻找FPGA IP核和HDL模块资源的神秘面纱。
爱奔跑的虎子8 个月前
图像处理·matlab·fpga开发·fpga·vivado·xilinx
FPGA与Matlab图像处理之伽马校正Gamma校正是图像处理中用以调整图像的亮度和对比度来改善图像质量的。Gamma校正是基于人眼对亮度的感知非线性，人眼对亮度的敏感度随着亮度的增加而减少，也就是人眼在图像亮度较低时，人眼对亮度的变换更敏感。例如：人眼在夜晚很容易看见萤火虫，而在白天不容易看到天空中飞翔的鸟。伽马曲线如下所示：
知识充实人生8 个月前
vivado·xilinx·时序报告·脉冲宽度检查·pulse_width
Vivado时序报告之Report pulse width详解目录一、前言二、Report pulse width2.1 Report pulse width2.2 配置界面
FPGA狂飙8 个月前
fpga开发·verilog·fpga·xilinx
1分钟 快速掌握 双向信号(inout信号)在数字电路设计中，三态门扮演着至关重要的角色。它是Verilog硬件描述语言中的一个基本元素，用于实现复杂电路的设计与模拟。
FPGA狂飙8 个月前
fpga开发·信号处理·verilog·fpga·xilinx
【FPGA数字信号处理】并行FIR滤波器在数字信号处理领域，FIR（Finite Impulse Response）数字滤波器是一种非常重要的工具。它具有线性相位、稳定性好等优点，被广泛应用于通信、音频处理、图像处理等领域。
爱奔跑的虎子9 个月前
fpga开发·fpga·vivado·xilinx·跨时钟域
FPGA跨时钟域处理在之前的文章《FPGA静态时序分析与约束（一）、理解亚稳态》中，我知道了什么是亚稳态以及亚稳态对系统的危害。通常我们的系统工程中不止有一个处理时钟，当不同时钟域下的信号进行交互的时候就涉及到跨时钟域的问题了。由于不同时钟的频率、相位都可能不同，所以就存在目标时钟在采集源时钟域信号时发生亚稳态情况，如下图所示：
爱奔跑的虎子9 个月前
fpga开发·fpga·vivado·xilinx·mig·ddr3
详解DDR3原理以及使用Xilinx MIG IP核(app 接口)实现DDR3读写测试（1）详解SDRAM基本原理以及FPGA实现读写控制在前文《详解SDRAM基本原理以及FPGA实现读写控制》中我们学会了SDRAM的基本原理以及读写操作时序，本文讲解的DDR3全称为“Double Data Rate 3”（双倍数据速率第三代），它是一种用于计算机和其他设备的随机存取存储器（RAM）技术。