xilinx

s09071362 天前
fpga开发·verilog·xilinx·zynq
FPGA中同步与异步复位本文详细、系统地对比FPGA（以及广义的数字IC设计）中同步复位与异步复位的特点。这两种复位策略是数字电路设计的核心基础概念，选择哪一种对电路的可靠性、时序性能和资源利用率有重大影响。
坏孩子的诺亚方舟3 天前
fpga开发·系统架构·xilinx·fpga配置
FPGA系统架构设计实践11_FPGA开机本文参考Xilinx官方文档UG470a）在AMD ISE中，BitGen用于将布局布线后的NCD文件转换为配置文件或比特流。PROM文件生成工具PROMGen则可将一个或多个比特流文件转换为PROM文件。在AMD Vivado中，功能等效的Tcl命令分别为WRITE_BITSTREAM和WRITE_CFGMEM。生成的PROM文件可呈现为多种格式，且不仅限于在PROM器件中使用；这些文件可存储于任何位置，并通过任意方式传输至目标系统。
s09071364 天前
算法·fpga开发·xilinx·ip core·fir滤波
Xilinx FPGA使用 FIR IP 核做匹配滤波时如何减少DSP使用量在 Xilinx FPGA 中使用 FIR IP 核做 LFM 匹配滤波（Matched Filter） 时，FIR 阶数往往非常高（几百到几千 taps），直接实现会占用大量 DSP48 乘法器。为了降低 FIR 使用的乘法器数量，可以从 结构、系数、采样率、算法 四个方面入手。
9527华安6 天前
fpga开发·xilinx·jesd204b·ad9208·uv9p·vcu118
FPGA纯verilog实现JESD204B协议，基于AD9208数据接收，提供工程源码和技术支持JESD204B是一种高速串行接口标准，专门用于连接数据转换器（ADC/DAC）和逻辑设备（如FPGA、ASIC）。它由JEDEC固态技术协会制定，是JESD204标准的修订版本；JESD204B协议通过其高速串行接口、确定性延迟和多通道同步能力，已成为现代高速数据采集系统的首选接口标准。FPGA凭借其并行处理能力、灵活性和可重构特性，在JESD204B系统实现中展现出显著优势，特别是在需要实时处理、多通道同步和定制化应用的场景中。随着5G、航空航天、医疗影像等领域的持续发展，JESD204B与FPGA的
坏孩子的诺亚方舟8 天前
fpga开发·xilinx·实现
FPGA系统架构设计实践6_工程实现概述a）实现包括子流程： 1）逻辑优化（Opt Design）：对逻辑设计进行优化，使其更易于适配目标器件； 2）功耗优化（Power Opt Design，可选）：对设计元素进行优化，以降低目标器件的功耗需求； 3）布局设计（Place Design）：将设计布局到目标器件上，并执行扇出复制以改善时序性能； 4）布局后功耗优化（Post-Place Power Opt Design，可选）：在完成布局后进行额外优化，以进一步降低功耗； 5）布局后物理优化（Post-Place Phys Opt Design
坏孩子的诺亚方舟8 天前
fpga·xilinx·时钟网络
FPGA系统架构设计实践10_时钟网络本文以Xilinx 7系列FPGA为对象，描述FPGA时钟网络的基础、需求、构建，参考了Xilinx官方文档，仅供学习。 下面内容参考Xilinx UG472
s09071369 天前
fpga开发·xilinx·fir·zynq·脉冲压缩
使用xilinx的fir IP核实现LFM信号匹配滤波的详细过程及原理使用 Xilinx FIR IP 核实现 LFM（线性调频）信号的匹配滤波是雷达和通信数字信号处理中的经典应用，这一过程通常被称为脉冲压缩。
坏孩子的诺亚方舟1 个月前
fpga·xilinx·时序收敛·作业流程
FPGA系统架构设计实践7_时序收敛作业概述a）概述 1）检查初始设计：在实现(imp)之前，检查资源利用率、逻辑层级、时序约束。 2）时序基线：逐个实现步骤后，都检查并处理时序违规，方便布线后时序收敛。 3）解决时序违规：定位建立时间或保持时间违规的根因并解决。
坏孩子的诺亚方舟1 个月前
fpga·xilinx·selectio
FPGA系统架构设计实践4_SelectIOa）所有7系列FPGA均配备可配置的SelectIO驱动器和接收器，支持各类标准接口。其功能特性包括：输出驱动强度与边沿速率的可编程控制、基于数字控制阻抗DCI的片上端接、内部生成参考电压INTERNAL_VREF的能力。 1）输出驱动强度与边沿速率的可编程控制 ①驱动强度配置：通过设置DRIVE属性（单位：mA）调节I/O输出级晶体管的导通数量，从而改变输出电流。例如：LVCMOS18在HR bank支持4/8/12/16/24mA、HP bank支持2/4/6/8/12/16mA 可根据传输线负载需求
FPGA狂飙2 个月前
fpga开发·verilog·fpga·vivado·xilinx
传统FPGA开发流程的9大步骤是哪些？FPGA 的传统开发流程，通常被称为 “RTL 到比特流” 的设计流程，是 FPGA 开发中最基础、最核心的步骤。
白码王子小张2 个月前
fpga开发·vivado·xilinx·cic滤波器
FPGA实现CIC抽取滤波器CIC（级联积分梳状）滤波器，它是一种高效的多速率信号处理滤波器，是一种无乘法器的线性相位FIR滤波器。常用于数字下变频（DDC）和数字上变频（DUC）中。CIC滤波器的主要优点是不需要乘法器，结构简单，仅由加法器、减法器和寄存器组成。CIC滤波器是FIR滤波器的一种，可以只使用积分器和梳状器来实现，没有了FIR的乘法操作，实现非常的简单并且大大节约了资源。 CIC滤波器有三种工作模式：抽取滤波器（最常用）、插值滤波器和单纯滤波器。
9527华安3 个月前
图像处理·fpga开发·音视频·srio·xilinx
FPGA实现SRIO图像视频传输，基于Serial Rapidlo Gen2，提供6套工程源码和技术支持FPGA实现SRIO图像视频传输SRIO（Serial RapidIO）是一种高性能、低引脚数、基于数据包交换的互连技术，专为满足嵌入式系统对高可靠性和高实时性的需求而设计。它由逻辑层、传输层和物理层三层协议构成，旨在为嵌入式系统提供可靠的、高性能的互连解决方案。总而言之，SRIO是一种为高性能嵌入式系统设计的高速串行互连技术。利用FPGA实现SRIO，能够充分发挥FPGA的灵活性、并行处理能力和高度集成性的优势，为通信、高性能计算、军工航天、工业自动化等领域提供高性能、高可靠性的数据传输解决方案。 下面
一只嵌入式爱好者3 个月前
fpga开发·硬件架构·xilinx
Xilinx FPGA上电和配置1、INIT_B（初始化完成）2、PROGRAM_B（配置启动）3、CFGBVS（配置电压选择）4、DONE（配置完成）
tiantianuser6 个月前
服务器·fpga开发·verilog·xilinx·rdma·可编程逻辑
RDMA简介7之RoCE v2可靠传输可靠传输技术旨在通过多种方法确保数据包在传输过程中不会丢失或损坏，同时保证数据包按发送顺序到达接收端，其要求在链路发生丢包或网络发生拥塞等情况下能够完全保证数据包的正确性同时尽可能地提高传输速率。RoCE v2协议实现可靠传输的技术手段共有三种，分别为：丢包重传机制、流量控制及拥塞管理。接下来将就这三种技术手段进行详细分析。
怪小庄吖7 个月前
笔记·fpga开发·硬件架构·硬件工程·xilinx·7系列fpga·i/o资源
7系列 之 OSERDESE2《ug471_7Series_SelectIO.pdf》介绍了Xilinx 7 系列 SelectIO 的输入/输出特性及逻辑资源的相关内容。
怪小庄吖7 个月前
笔记·fpga开发·硬件架构·硬件工程·xilinx·7系列fpga·i/o资源
UG471 之 SelectIO 逻辑资源《ug471》介绍了Xilinx 7 系列 SelectIO 的输入/输出特性及逻辑资源的相关内容。第 1 章《SelectIO Resources》介绍了输出驱动器和输入接收器的电气特性，并通过大量实例解析了各类标准接口的实现。 第 2 章《SelectIO Logic Resources》介绍了输入输出数据寄存器及其双倍数据速率（DDR）操作，以及可编程输入延（IDELAY）和可编程输出延迟（ODELAY）。 第 3 章《Advanced SelectIO Logic Resources》介绍了ISE
南山维拉7 个月前
xilinx·zynq·axi-lite总线
【AXI总线专题】-AXI-LITE总线解读AXI-LITE总线只支持单次突发，也就是说每次传输只能传一个数据。另外，传输的数据位宽只支持32bit或者64bit
怪小庄吖7 个月前
fpga开发·硬件架构·硬件工程·信息与通信·信号处理·xilinx·7系列fpga
7系列 之 ISERDESE2《ug471_7Series_SelectIO.pdf》介绍了Xilinx 7 系列 SelectIO 的输入/输出特性及逻辑资源的相关内容。
辣个蓝人QEX8 个月前
linux·arm开发·xilinx·zynq·mpsoc·bootgen·u-boot移植
【ZYNQ MP开发】Linux下使用bootgen命令生成BOOT.bin报错架构不对问题探究在移植 u-boot 时，涉及到把多个文件打包进 BOOT.bin，经过查询，使用以下脚本，使用 Vitis 带的 bootgen 工具打包 BOOT.bin：
国产化嵌入式平台解决方案9 个月前
fpga开发·硬件架构·xilinx
基于赛灵思 Xilinx RFSoC 的 VPX 6U 高速数据采集模块技术讨论基于赛灵思 Xilinx RFSoC ZU27DR/ZU47DR 的 VPX 6U 模块在高速数据采集与信号处理中的应用。该模块集成了高速模数转换、数据处理及高速数据传输等关键功能，适用于雷达、卫星接收、光电探测、超声阵列以及电力脉冲等高频、高速信号的采集与处理。