xilinx

Lzy金壳bing2 天前
fpga开发·vivado·xilinx
基于Vivado平台对Xilinx-7K325t FPGA芯片进行程序在线更新升级基于Vivado平台，通过对MT25QL256 SPI FLASH进行在线烧写，实现FPGA程序在线更新升级。
greatdan18 天前
fpga开发·verilog·xilinx
[HDL设计] 片外串行总线-IICIIC（Inter-Integrated Circuit），也被称为 I2C 或 I²C，是由飞利浦半导体（现 NXP 半导体）于 1982 年发明的一种串行通信总线。虽然它已经诞生了 40 多年，但凭借其简单性和低成本，它依然是嵌入式系统中连接处理器与低速外设（如传感器、EEPROM、ADC/DAC、RTC 时钟等）的首选方案。
greatdan18 天前
fpga开发·verilog·xilinx
[HDL设计] 片外串行总线-SPI在嵌入式系统和数字电路设计中，芯片间的通信至关重要。在众多的串行通信协议中，SPI（Serial Peripheral Interface，串行外设接口）以其全双工、同步传输、连线简单（通常只需4根线）的特点，被广泛应用于传感器、ADC、DAC、Flash存储器等外设的连接。
知识充实人生19 天前
fpga开发·xilinx·hr i/o·hp i/o·hd i/o·io类型
FPGA设计杂谈之九：HRIO/HPIO/HDIOFGPA器件中，I/O的模块分布以bank来划分，bank可分为HR(High Range) IO,HP(High Performance) IO,HD(Hign Density) IO三类，每个bank包含一定数量的可配置I/O。
s090713624 天前
fpga开发·xilinx·ddr·iserdes
Xilinx FPGA ISERDES 使用详细介绍Xilinx FPGA ISERDES 使用详细介绍ISERDES（Input Serializer/Deserializer）是 Xilinx FPGA I/O 逻辑（IOLOGIC）中的一个专用硬核原语，用于实现高速串行数据到低速并行数据的转换。它是实现源同步接口（如 LVDS、DDR 存储器接口、ADC 接口、MIPI 等）的核心组件。
qq_小单车1 个月前
fpga开发·xilinx
xilinx-DNADevice DNA 是 AMD Xilinx 现场可编程门阵列 和自适应计算加速平台 芯片中一项至关重要的硅片级安全与识别特性。
知识充实人生1 个月前
fpga·xilinx·赛灵思·7系列·器件资源对比
Xilinx 7系列器件特性对比目录一、概述二、特性对比2.1 优势2.2 资源对比2.2.1 四个系列器件资源对比2.2.2 同系列器件资源对比
洋洋Young1 个月前
fpga开发·xilinx
【Xilinx FPGA】7 Series 收发器架构与时钟设计Xilinx 7 系列器件提供了四类高速串行通信收发器，分别是 GTP、GTX、GTH 和 GTZ，支持 500Mbps 至 28.05 Gbps 传输速率，覆盖不同性能与成本需求。本文主要介绍 Xilinx 7 系列器件高速串行收发器概述、核心架构与时钟设计。
Js_cold1 个月前
fpga开发·fpga·vivado·xilinx
Xilinx FPGA温度等级及选型建议Xilinx（现为AMD的一部分）FPGA的温度等级决定了芯片可以在什么环境温度下可靠工作。其温度等级主要用型号后缀的一个字母表示，例如2FGG484C。以下是Xilinx FPGA主要的温度等级详解，从最常见到最严苛：
Js_cold1 个月前
单片机·嵌入式硬件·fpga开发·vivado·xilinx·flash·cclk
Xilinx FPGA Flash启动时钟频率对于Xilinx FPGA从外部 SPI Flash 启动（通常指 MultiBoot 或简单的配置加载），时钟频率的选择需要综合考虑芯片规格、Flash 型号和 PCB 设计。
s09071362 个月前
fpga开发·xilinx·lvds
XIlinx FPGA使用LVDS的电源与电平关键指南针对 7 Series, UltraScale, UltraScale+ FPGAs 以及 MPSoC 器件使用 LVDS 的注意事项：
洋洋Young2 个月前
fpga开发·xilinx
【Xilinx FPGA】DDR3 SDRAM 控制器Xilinx 7 系列 FPGA 提供了一个高性能内存接口解决方案，其预设计的控制器和物理层组合，用于连接 7 系列 FPGA 和 DDR2/DDR3 SDRAM 颗粒。用户接口（User Interface, UI）部分支持 AXI4 接口，用于高性能数据传输，物理层（PHY）部分解释控制器如何实际与内存芯片通信，专门的硬件模块处理高速信号，还有校准序列来调整时序，确保数据可靠传输。本文主要参考 Xilinx UG586 用户指南，介绍 DDR3 控制器接口功能、核心架构与设计指南。
洋洋Young2 个月前
fpga开发·xilinx·clb
【Xilinx FPGA】CLB SliceL 与 SliceMXilinx 7 系列 FPGA 包括三个家族：Artix-7、Kintex-7 和 Virtex-7，它们共享相同的 CLB 架构。这个架构与 Virtex-6 FPGA 的 CLB 相同，但与 Spartan-6 有些差异，主要是列式架构且只保留 SliceL 与 SliceM 类型单元。本文主要介绍 Xilinx 7 系列 FPGA 中的可配置逻辑块（CLB）的架构、功能与设计方法。
whik11942 个月前
fpga·xilinx·zynq·选型·高速接口·资源
Xilinx ZYNQ-7000系列FPGA选型指南Xilinx ZYNQ-7000 官方产品表Xilinx ZYNQ-7000 官方选型指南
s09071362 个月前
fpga开发·verilog·xilinx·zynq
FPGA中同步与异步复位本文详细、系统地对比FPGA（以及广义的数字IC设计）中同步复位与异步复位的特点。这两种复位策略是数字电路设计的核心基础概念，选择哪一种对电路的可靠性、时序性能和资源利用率有重大影响。
坏孩子的诺亚方舟2 个月前
fpga开发·系统架构·xilinx·fpga配置
FPGA系统架构设计实践11_FPGA开机本文参考Xilinx官方文档UG470a）在AMD ISE中，BitGen用于将布局布线后的NCD文件转换为配置文件或比特流。PROM文件生成工具PROMGen则可将一个或多个比特流文件转换为PROM文件。在AMD Vivado中，功能等效的Tcl命令分别为WRITE_BITSTREAM和WRITE_CFGMEM。生成的PROM文件可呈现为多种格式，且不仅限于在PROM器件中使用；这些文件可存储于任何位置，并通过任意方式传输至目标系统。
s09071362 个月前
算法·fpga开发·xilinx·ip core·fir滤波
Xilinx FPGA使用 FIR IP 核做匹配滤波时如何减少DSP使用量在 Xilinx FPGA 中使用 FIR IP 核做 LFM 匹配滤波（Matched Filter） 时，FIR 阶数往往非常高（几百到几千 taps），直接实现会占用大量 DSP48 乘法器。为了降低 FIR 使用的乘法器数量，可以从 结构、系数、采样率、算法 四个方面入手。
9527华安3 个月前
fpga开发·xilinx·jesd204b·ad9208·uv9p·vcu118
FPGA纯verilog实现JESD204B协议，基于AD9208数据接收，提供工程源码和技术支持JESD204B是一种高速串行接口标准，专门用于连接数据转换器（ADC/DAC）和逻辑设备（如FPGA、ASIC）。它由JEDEC固态技术协会制定，是JESD204标准的修订版本；JESD204B协议通过其高速串行接口、确定性延迟和多通道同步能力，已成为现代高速数据采集系统的首选接口标准。FPGA凭借其并行处理能力、灵活性和可重构特性，在JESD204B系统实现中展现出显著优势，特别是在需要实时处理、多通道同步和定制化应用的场景中。随着5G、航空航天、医疗影像等领域的持续发展，JESD204B与FPGA的
坏孩子的诺亚方舟3 个月前
fpga开发·xilinx·实现
FPGA系统架构设计实践6_工程实现概述a）实现包括子流程： 1）逻辑优化（Opt Design）：对逻辑设计进行优化，使其更易于适配目标器件； 2）功耗优化（Power Opt Design，可选）：对设计元素进行优化，以降低目标器件的功耗需求； 3）布局设计（Place Design）：将设计布局到目标器件上，并执行扇出复制以改善时序性能； 4）布局后功耗优化（Post-Place Power Opt Design，可选）：在完成布局后进行额外优化，以进一步降低功耗； 5）布局后物理优化（Post-Place Phys Opt Design
坏孩子的诺亚方舟3 个月前
fpga·xilinx·时钟网络
FPGA系统架构设计实践10_时钟网络本文以Xilinx 7系列FPGA为对象，描述FPGA时钟网络的基础、需求、构建，参考了Xilinx官方文档，仅供学习。 下面内容参考Xilinx UG472