系列文章 · 第6篇
第5篇留下的结论是：当多颗芯片需要以高带宽密度通信时，有机基板的横向布线在并行线数和信号速率上同时失效，需要一个布线密度更高的互连层级。中介层是其中一条回应路径。但在讨论中介层之前，还有另一条路径需要先讲清楚------它不插入新的层级，而是取消基板，直接在芯片周围用封装工艺重建布线。
这就是扇出型封装（Fan-Out）和重分布层（RDL）。它的核心创新可以压缩成一句话：不再让芯片"坐在"基板上、由基板把 I/O 扇出到焊球，而是在芯片周围和上方用聚合物介质和铜线路重新构建一个扇出层。芯片不再是"被载体承载的对象"，而成为重构晶圆中的一个嵌入单元。这个思路改变了封装中"载体"与"互连"的关系，也把封装工艺本身推向了近似前道光刻的精度区间。
从扇入到扇出：为什么需要"重构"
传统的晶圆级封装（WLP）是扇入型（Fan-In）：在晶圆上完成全部封装工序，切割后得到的封装尺寸与芯片本身相同，I/O 只能分布在芯片面积之内。这在小 I/O 数、小芯片面积时非常经济，但当 I/O 数上升时，芯片面积必须增大以容纳焊球，封装效率急剧下降。
扇出型封装打破了"封装尺寸 = 芯片尺寸"这个约束。它的做法是：把切割好的已知合格芯片重新排列在一个载板上，芯片之间留出间隙，然后用环氧模塑料（EMC）或类似材料把这些芯片和间隙一起塑封，形成一个重构晶圆（Reconstituted Wafer）或重构面板。在这个重构体上，芯片的原始焊盘和周围的模塑料表面共同构成一个平坦的基底，RDL 就在这个基底上逐层形成，把芯片边缘的细间距焊盘扇出到更大范围、更大节距的焊球上。切割之后，每一颗封装包含芯片本身加上它周围一圈用于扇出的模塑料区域------这就是"扇出"一词的字面含义。
这个结构的关键在于：扇出区域是"人造"的，它的面积由设计决定，而不是由芯片面积决定。芯片可以很小，但封装可以提供足够大的面积来容纳所需的 I/O 数和焊球节距。这与引线框架和基板时代"载体面积必须大于芯片面积"的逻辑不同------在 Fan-Out 中，载体本身在封装完成后不再存在，留下的是 RDL 和模塑料构成的自支撑结构。
Face-up / Face-down 与 Chip-first / Chip-last：四种工艺组合
Fan-Out 的工艺路线可以用两个维度来划分。
第一个维度是芯片在重构体中的朝向。Face-up 意味着芯片的有源面朝上，RDL 形成在芯片上方；Face-down 意味着有源面朝下，RDL 形成在芯片与载板之间。朝向的选择影响 RDL 与芯片焊盘的对准精度、散热路径的设计自由度，以及模塑料包覆芯片侧壁和背面的方式。
第二个维度是 RDL 与芯片放置的先后顺序。Chip-first 是先放置芯片、塑封形成重构体，再在重构体上形成 RDL。芯片焊盘的位置在 RDL 形成之前就已经被模塑料固定，RDL 的光刻对准需要以芯片焊盘为基准。Chip-last 则先在载板上形成 RDL，再把芯片倒装键合到 RDL 上，然后用模塑料填充芯片周围的间隙。Chip-last 的 RDL 可以先独立制造和测试，芯片只在最后阶段参与，对准精度由倒装键合设备保证。
这两种顺序对应不同的工程权衡。Chip-first 的流程更紧凑，重构体在 RDL 形成时提供机械支撑，但芯片在塑封过程中的位移（die shift）会直接影响 RDL 与焊盘的对准。Chip-last 把高精度对准转移到倒装键合环节，降低了对塑封后芯片位置精度的依赖，但 RDL 在芯片键合前需要独立承受工艺应力。选择哪一种，取决于芯片尺寸、RDL 层数、节距要求以及产线的设备能力。
RDL 的线宽/间距演进：封装工艺逼近前道精度
RDL 是 Fan-Out 的核心互连结构，它的能力上限由线宽/线距（L/S）定义。早期 Fan-Out 的 RDL 线宽/线距在 10/10 μm 量级，随后推进到 5/5 μm、2/2 μm，在高端应用中已经进入亚微米区间。这个演进的意义不仅在于"能布更多线"，更在于它改变了封装与晶圆制造之间的精度边界。
当 RDL 的 L/S 缩小到 2 μm 以下时，传统的封装光刻设备（接触/接近式曝光）不再够用，需要引入步进式光刻；介电层的平整度、铜电镀的均匀性、以及层间对准精度都必须向晶圆级工艺看齐。换句话说，Fan-Out 的 RDL 正在把"封装"的一部分工序推向"前道化"。这也是为什么 Fan-Out 的产线投资和工艺控制要求远高于传统引线框架封装------它用的虽然是封装设备，但追求的精度已经接近前道。
但 RDL 的密度提升有一个物理上限。RDL 是建立在模塑料表面上的，模塑料的热膨胀系数、表面平整度和固化收缩都会在 RDL 中引入应力。层数越多、线宽越细，RDL 对基底平整度和应力管理的敏感度越高。这意味着 RDL 的密度不能无限推进，它受制于聚合物介质和模塑料的力学与热学特性，而不是单纯的光刻分辨率。
晶圆级与面板级：面积利用率的算术
Fan-Out 的经济发展受一个简单的几何事实支配：圆形晶圆的边缘浪费。在 300 mm 晶圆上排列矩形封装体，边缘区域无法被完全利用，芯片面积越小、封装尺寸越偏离晶圆中心对称布局，浪费越严重。面板级封装（Panel-Level Packaging, PLP）用矩形载板替代圆形晶圆，把面积利用率从晶圆的约 65% 提升到面板的 85% 以上。
这个算术的后果是直接的。行业数据显示，面板级矩形载板可使 die 产出达到 300 mm 晶圆的约 2.5 倍，单 die 成本降幅可达 40%。对于中低端 Fan-Out 应用（电源管理、射频前端、移动处理器），这个成本差异足以决定一条产品线是否成立。这也是为什么 PLP 在成本敏感的大批量应用中持续扩张，而晶圆级 Fan-Out 仍然在高端、小批量或对精度要求极高的场景中保持位置。
但面板级封装也引入了一组新的工程挑战。矩形载板的尺寸越大，翘曲控制越困难；面板级设备（光刻、电镀、检测）的精度和均匀性通常低于晶圆级设备；面板在处理和运输过程中的机械应力管理需要重新设计。这些问题使得 PLP 的"成本优势"不是无条件的，它在大尺寸、高精度 RDL 场景中的优势会被工艺复杂度的上升部分抵消。
Fan-Out 的固有挑战：die shift、翘曲与 RDL 应力
Fan-Out 的结构决定了它有三条内生的失效路径，理解这三条路径比记住某一种工艺路线更重要。
Die shift 是 Chip-first 路线中最具代表性的问题。芯片在塑封过程中被模塑料的流动推动，位置发生微小偏移。偏移量通常在几微米到十几微米量级，但对于 RDL 线宽/线距在 2 μm 以下的封装，这个偏移足以导致 RDL 与芯片焊盘的对准失败。业界用多种方式应对：优化模塑料的流动特性、在载板上使用临时键合胶固定芯片、以及在 RDL 光刻时采用局部对准（以每颗芯片的焊盘为基准，而不是以重构体的全局坐标）。die shift 的本质是封装工艺的机械精度与 RDL 的光刻精度之间的失配，它不会因为光刻设备的进步而自动消失。
翘曲 （warpage）是 Fan-Out 在大尺寸重构体上面临的另一条约束。模塑料的固化收缩和热膨胀系数与芯片和 RDL 不匹配，重构体在冷却过程中发生弯曲。翘曲会直接影响 RDL 的光刻对准和后续的焊球植球，严重时导致封装体在回流焊中无法平整贴装。重构体尺寸越大、芯片密度越高，翘曲控制越困难。这与基板篇中讨论的无芯基板翘曲问题在物理上是同源的：去掉刚性支撑之后，封装体的尺寸稳定性必须由材料体系和工艺窗口来保证。
RDL 应力则是一条更隐蔽的路径。RDL 形成在模塑料上，模塑料的 CTE 通常远高于铜和硅。温度循环中，RDL 中的铜线路承受来自基底膨胀的剪切应力，细线宽 RDL 的疲劳寿命对这条应力路径尤其敏感。RDL 层数增加时，应力在层间累积，界面分层和线路断裂的风险上升。这也是为什么 RDL 的密度提升必须与介质材料的力学优化同步推进，而不能只靠光刻分辨率的进步。
二维扩展的边界，与通向中介层的过渡
Fan-Out 用 RDL 绕开了基板的面积和密度限制，但它仍然是在一个二维平面上 构建布线。RDL 的线宽/线距可以做到 2 μm 甚至更小，这个密度对于单颗芯片的扇出或少量芯片的并排放置是足够的。但当封装内需要连接的是一颗高带宽逻辑 die 和数颗 HBM 时，RDL 面临的不是"线宽够不够细"的问题，而是并行线数、走线长度和信号完整性的综合约束。
HBM 与逻辑芯片之间的接口需要数百根并行信号线，在极短的横向距离内以高频率传输。RDL 的布线密度虽然高于基板，但其线宽仍然在微米量级，单位宽度可容纳的并行线数有限。同时，RDL 的铜线路截面较小，高频下的导体损耗和相邻线之间的串扰在密集布线中迅速累积。当互连密度需求越过 RDL 的能力边界时，就需要一个布线密度更高、且能同时承载多颗 die 的互连平台------这正是中介层的定位。
下一篇将讨论中介层的三种平台：硅、有机和玻璃。它们在布线密度、损耗特性和成本结构上各有取舍。但读者应该已经看到，中介层不是凭空出现的"更先进的技术"，它是 Fan-Out 和 MCM/SiP 在二维平面上触碰到互连密度上限之后，被同一个带宽需求逼出来的下一级结构。Fan-Out 用封装工艺做布线，把载体从"基板"变成了"RDL + 模塑料"；中介层则用晶圆级工艺做布线，把载体进一步推向"高密度互连平台"。这条演进线索的核心始终是同一个问题：在芯片与外部世界之间，布线密度需要被推到多高，以及为此愿意付出多少工艺复杂度。