系列文章 · 第11篇
前四篇沿着 2.5D 的载体路线推进：硅中介层触及光罩与翘曲的边界，CoWoS-L 用 LSI 把高密度局部化，EMIB 把硅桥嵌入基板以换取面积可扩展性，桥接与中介层在"局部高密度、全局低成本"这一结构哲学上汇合。这些讨论有一个共同的隐含前提：封装结构是被选择的对象，Chiplet 的分区策略和互连协议在此之前已经确定。
这个前提是错的。Chiplet 的经济学前提------小 die 良率高于大 die、不同制程节点可以复用------只有在封装互连的密度、延迟和能效足够低时才成立。而互连的这些物理特性，由 UCIe 等接口标准、中介层的布线能力和热管理边界共同定义。换句话说，互连协议、分区策略和封装结构不是三个可以顺序决策的独立变量，它们必须在架构阶段被作为同一个约束系统来求解。
Chiplet 的经济学起点，也是它的第一个陷阱
Chiplet 最常被引用的经济逻辑是：大 die 的良率随面积指数下降，把它切成几个小 die 分别制造，总良率会显著改善。这个逻辑本身没有错，但它只计算了制造良率 ，没有计算组装良率。
多 die 封装的组装良率是各 die 良率的乘积。一个包含三颗 die 的封装，即使每颗 die 的良率都是 80%，封装后的非缺陷率也只有约 51%（0.8 × 0.8 × 0.8）。当单 die 良率未达到 99.9% 时，模块成品率随芯片数量增加呈指数级下降。这意味着 Chiplet 的良率优势不是自动兑现的：它要求每一颗进入封装的 die 都足够接近"已知合格"，而"已知合格"的验证成本本身会吃掉一部分从面积分割中获得的收益。
这个张力在第10篇讨论 EMIB 时已经以另一种形式出现过：基板良率 30%--45% 的现实拖累了封装总良率。Chiplet 的良率博弈不在前道晶圆厂结束，它沿着"die 测试 → 封装组装 → 系统级测试"这条链条被重新分配。理解了这条链条，才能理解为什么"共同设计"不是锦上添花的优化，而是 Chiplet 模式成立的结构性条件。
UCIe：互连标准不是软件协议，它直接写入封装的物理层
UCIe 常被当作一个 die-to-die 的"通信协议"来讨论，但它的核心参数------数据速率、凸点间距、信号拓扑------直接定义了封装必须提供的物理互连能力。
2025 年发布的 UCIe 3.0 将 UCIe-S 和 UCIe-A 的数据速率分别提升到 48 GT/s 和 64 GT/s，带宽密度线性增加至上一代的 1.65 倍和 2 倍。UCIe 联盟主席 Debendra Das Sharma 在解释这一提升时给出了一个关键判断：带宽的提升通过进一步缩小凸点来实现，"如果凸点尺寸减小，我的带宽实际上会翻两番，但这在工艺方面提出了更高要求" 。
这个"工艺方面"指向的就是封装。凸点间距从 45 μm 缩小到 25 μm，带宽密度可以提高约 3.24 倍。但 25 μm 间距下的微凸点阵列对中介层的线宽/线距、基板的对准精度、以及底部填充的填充能力都提出了远高于 45 μm 的要求。CoWoS-S 的亚微米 RDL 之所以在高阶 AI 芯片中不可替代，部分原因就在这里：它不是"为了更细而更细"，而是 UCIe 的带宽目标在物理层上无法用更粗的布线兑现。
UCIe 的另一个物理约束来自信号拓扑。先进封装中的 UCIe 使用单端信号，每个 lane 需要 1 个信号凸点，加上地凸点（约每 2 个信号 1 个地）和时钟凸点，一个 800 GB/s 双向带宽的 UCIe 链路在 32 Gbps/lane 下需要约 200 个数据 lane。这意味着仅一对 die 之间的 UCIe 接口，就需要在 die 边缘的有限长度内布置数百个凸点。die 边缘的凸点容量是有限的，当分区策略要求在多个 die 对之间建立高带宽 UCIe 链路时，凸点资源在边缘上的分配就成为一个需要在前端设计阶段就纳入考量的约束------而不是等到封装阶段再"看哪里还有空间"。
分区策略因此不是一个单纯的功能划分问题。把哪些功能放在同一颗 die 上、哪些切开、切开后的 die 之间需要几条 UCIe 链路，每一个选择都在改变封装物理层的凸点预算、布线需求和热分布。这正是"共同设计"的第一层含义：UCIe 的物理参数把架构决策翻译成了封装约束，架构师必须能够读懂这个翻译。
热耦合：2.5D 封装中最容易被低估的系统级变量
中介层把多颗 die 拉到亚毫米级的间距，这在电学上是优势------更短的互连、更低的延迟、更高的带宽。但在热学上，它制造了一个单芯片封装中不存在的现象：芯片之间的热串扰。
2.5D 封装中 chiplet 之间的间距小于 1 mm，热传导路径极短，一颗 die 的热耗散会显著抬升相邻 die 的温度。研究数据显示，当 die-to-die 间距从 1 mm 缩小到 0 mm 时，低功耗 die（如 DRAM）的温度可上升 6.1%。这个数字看起来不大，但 HBM 的温度裕量本身就很窄，6% 的温升足以把最坏情况下的结温推过可靠性阈值。
更关键的是，热管理文献中讨论的 2.5D 封装热流密度已经远高于用户定位中提到的 100--200 W/cm² 量级。2026 年的一项研究在真实的 2.5D 热测试载体上实现了 400 W/cm² 的热流密度，同时将结温升控制在 80 K 以内，但这需要嵌入式歧管微通道冷却才能做到。传统远端冷却架构受限于热界面材料（TIM）的界面热阻，即使散热器本身能力足够，热量从硅到冷却介质的路径上仍然存在一个难以消除的瓶颈。这意味着热约束不是"加一个大散热器"能解决的问题，它直接决定了封装内芯片的布局密度和间距设计。
热-机械耦合进一步收紧了设计空间。一项针对 2.5D chiplet 封装的多物理场仿真表明，微凸点间距、中介层厚度和 TSV 凸点间距同时影响峰值温度和热应力；芯片间距约 2.5 mm 时热串扰最小化，但应力最优的几何配置与温度最优的配置并不重合。散热器鳍片数从 6 增至 15 可使峰值温度降低 38.1%（155.41°C → 96.31°C），但这只是热侧的优化；微凸点间距和 TSV 几何的选择必须在热性能和机械可靠性之间做多参数折中。
这就把 Chiplet 分区策略与封装热设计直接绑定了。一颗高功耗的计算 die 被放置在什么位置、它与 HBM 之间的距离是多少、它们之间是否需要额外的热隔离结构，这些问题的答案在架构阶段就已经部分确定。如果分区时把热密度最高的 die 放在中介层中央、把温度敏感的 die 紧贴在旁边，封装阶段能做的热管理余地就被大幅压缩了。热设计不是封装完成后的附属步骤，它是决定分区是否可行的前置约束。
KGD 策略：测试经济学如何反向塑造封装选择
Chiplet 的良率经济学中，KGD（Known Good Die）是最容易被简化为"测试问题"的环节，但它对封装结构选择的反馈远比"测试"二字更深。
核心矛盾是清晰的：过度测试推高单颗 Chiplet 的成本，削弱集成优势；测试不足则导致封装后整体良率暴跌，而一颗有缺陷的 die 使整个中介层或封装体报废的损失，远大于一颗独立封装的芯片。在 2.5D 封装中，这个不对称性被进一步放大：中介层本身是昂贵的大面积结构，封装工艺（微凸点键合、底部填充、组装）的成本已经沉没，一颗 die 的潜在缺陷在封装后暴露，报废的是整颗封装加中介层。
探针接触的物理限制使"完美 KGD"在裸片阶段难以实现。微凸点尺寸在微米级、间距极窄，探针的精度和寿命受限，频繁接触可能损伤凸点，影响后续键合可靠性；薄 die 在测试压力下容易破裂。测试接入点也严重受限：die 内部的大量信号只在封装后通过中介层或 TSV 与其他 die 通信，裸片阶段无法直接激励和观测，测试覆盖率天然低于封装后的系统级测试。
行业正在转向分级测试 ：封装前进行成本可控的中间测试（互连测试、BIST、参数化测试），封装后进行系统级测试（SLT）作为最终守门员。这个策略的经济学后果是，封装结构本身必须为测试留出接口和可观测性。如果中介层的设计没有预留足够的测试接入路径，或者封装组装顺序使某颗 die 在封装后无法被单独隔离测试，那么 KGD 策略的可行性就会受到封装结构的限制。封装选择不再只是"把已知合格的 die 连起来"，它决定了"合格"的验证方式本身。
共同设计的落点：三个在架构阶段就必须联合求解的变量
把 UCIe 的物理约束、热耦合和 KGD 经济学放在一起，Chiplet 共同设计的核心可以收束为一组必须在架构阶段联合求解的变量。
分区 决定了 die 之间的互连需求（UCIe lane 数量和凸点预算）和热源的分布。互连协议 决定了封装物理层需要提供的凸点密度和布线精细度。封装结构决定了热通路、翘曲行为和测试接入能力。三者之间的反馈是双向的：更激进的分区节省了制造良率，但增加了 UCIe 链路数量和凸点需求；更紧凑的 die 间距改善了互连延迟，但加剧了热串扰；更精细的中介层布线支持了更高的带宽密度，但也收窄了热-机械应力的设计窗口。
2026 年的架构探索框架已经开始回应这个需求。CLIPGen 等工作提出了自动化的 chiplet 互连 IP 生成框架，使架构师能够在早期阶段对不同的 2.5D 封装和通信配置进行功耗、性能和面积的快速估计，从而协同优化封装与 Chiplet 架构。这类工具的出现本身就是一个信号：共同设计不再是可以依赖人工经验在后期"调"出来的，它需要在前端设计流程中被系统性地纳入。
更具体地说，共同设计意味着几个习惯的改变。在定义分区时，同时估算每对 die 之间所需的 UCIe lane 数及其对应的凸点占用量 ，而不是先切完再交给封装团队找空间。在规划 die 的物理布局时，把热耦合系数作为与布线长度同等的布局成本项 ，而不是等到热仿真阶段才发现某颗 die 的结温不可接受。在选择中介层平台时，把 KGD 测试策略和封装良率模型纳入成本估算 ，而不是假设"中介层密度够高就行"。这些改变的共同逻辑是：封装物理层的约束必须在架构决策的同一张桌子上被看见。
通向第12篇
2.5D 的共同设计处理的是横向的约束耦合：多颗 die 并排在中介层上，通过面阵凸点和 UCIe 链路通信，热和应力在平面内传递。当互连密度需要进一步压缩、当带宽需求越过凸点间距的物理极限时，封装从"横向铺开"转向"纵向叠起来"。TSV 和 3D 堆叠把 die 之间的垂直距离从百微米级压缩到十微米级，但也把热耦合从"平面串扰"变成了"垂直累积"------上层 die 的热量必须穿过下层 die 才能到达散热路径。第12篇将讨论 TSV 与 3D 堆叠的工艺逻辑，以及为什么混合键合会在凸点间距逼近极限之后成为下一级密度跃迁的必然选择。本篇建立的分析习惯------把互连标准、热和良率作为同一组约束来读------在 3D 语境中会变得更加关键，因为垂直方向上的每一个结构选择，都在同时改变电、热、力和测试可观测性。