数字ic

Design Compiler：关联Library Compiler以使用相关命令Design Compilerhttps://blog.csdn.net/weixin_45791458/category_12738116.html?spm=1001.2014.3001.5482

AMBA：APB的历史（从APB1到APB5）APB协议是一种低成本接口，针对最小化功耗和降低接口复杂性进行了优化，不支持流水线处理，是一种简单的同步协议，每次传输至少需要两个周期来完成。

Verilog基础：$display系统函数和C语言中的库函数printf的区别相关阅读Verilog基础https://blog.csdn.net/weixin_45791458/category_12263729.html?spm=1001.2014.3001.5482

Verilog基础：时序调度中的竞争（四）（描述时序逻辑时使用非阻塞赋值）相关阅读Verilog基础https://blog.csdn.net/weixin_45791458/category_12263729.html?spm=1001.2014.3001.5482

上园村蜻蜓队长

数字IC/FPGA校招宝典--笔试题（四）注：本套试题来自网络整理。分验证与设计两部分。第一种情况：task my_case0::main_phase(uvm_phase phase);

不动明王呀

vcs+verdi搭建基础仿真的版本V12024-7-20 数字软件安装，仿真环境测试 dut重新修改 makefile重新修改 verdi整合完成

不吃葱的酸菜鱼

通用图形处理器设计GPGPU基础与架构（三）前两篇已经介绍了 GPGPU 的背景和 GPGPU 的编程模型相关的内容，本文将在 SIMT 计算模型的基础上，介绍 GPGPU 控制核心架构和微体系结构的设计。

不吃葱的酸菜鱼

通用图形处理器设计GPGPU基础与架构（二）本系列旨在介绍通用图形处理器设计GPGPU的基础与架构，因此在介绍GPGPU具体架构之前，需要了解GPGPU的编程模型，了解软件层面是怎么做到并行的，硬件层面又要怎么配合软件，乃至定出合适的架构来实现软硬件协同。

不吃葱的酸菜鱼

通用图形处理器设计GPGPU基础与架构（四）本文将介绍GPGPU中线程束的调度方案、记分牌方案和线程块的分配与调度方案。在计算机中有很多资源，既可以是虚拟的计算资源，如线程、进程或数据流，也可以是硬件资源，如处理器、网络连接或 ALU 单元。调度的目的是使得所有资源都处于忙碌状态，从而允许多个工作可以有效地同时共享资源，或达到指定的服务质量。

静态时序分析：ideal_clock、propagated_clock以及generated_clock的关系及其延迟计算规则（一）相关阅读静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482

孤独的单刀

基于FPGA的数字信号处理（9）--定点数据的两种溢出处理模式：饱和（Saturate）和绕回（Wrap）在逻辑设计中，为了保证运算结果的正确性，常常需要对结果的位宽进行扩展。比如2个3bits的无符号数相加，只有将结果设定为4bits，才能保证结果一定是正确的。不然，某些情况如7+7 = 14(1110)，如果结果只用3bits表示那么就成了110(6)了，这样运算的结果就是错的。同理，乘法操作需要扩展的位宽更大，是两个乘数的位宽之和，比如2个3bits的无符号数做乘法，结果需要设定为6bits。

孤独的单刀

基于FPGA的数字信号处理（4）--浮点数的定点化首先要说明的是，题目《浮点数的定点化》中所谓的浮点数并不是指 IEEE754 规定的单精度浮点数或者双精度浮点数等格式，而是指10进制小数。所以说白了，这篇文章要讲的就是如何将10进制小数采用定点数的形式表示。

孤独的单刀

【数字IC/FPGA】书籍推荐（1）----《轻松成为设计高手--Verilog HDL实用精解》在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少，发现了不少好书，也在一些废话书上浪费过时间。接下来会写一系列文章，把一部分读过的书做个测评，根据个人标准按十分制满分来打分分享给大家。

Verilog基础：在testbench中使用阻塞赋值和非阻塞赋值的区别相关阅读Verilog基础https://blog.csdn.net/weixin_45791458/category_12263729.html?spm=1001.2014.3001.5482

孤独的单刀

【数字IC/FPGA】书籍推荐（0）----《Verilog 传奇--从电路出发的HDL代码设计》在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少，发现了不少好书，也在一些废话书上浪费过时间。接下来会写一系列文章，把一部分读过的书做个测评，根据个人标准按十分制满分来打分并分享给大家。

静态时序分析：SDC约束命令set_disable_timing详解静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html

静态时序分析：SDC约束命令set_case_analysis详解相关阅读静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482

静态时序分析：SDC约束命令set_load详解相关阅读静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482

静态时序分析：SDC约束命令set_clock_transition详解相关阅读静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482

不动明王呀

$sformat在仿真中打印文本名的使用在仿真中，定义队列，使用任务进行函数传递，并传递文件名，传递队列，进行打印 $sformat(filename, “./data_log/%0d_%0d_%0d_0.txt”, f_num, lane_num,dt); 使用此函数可以自定义字符串，在仿真的时候进行文件命名和传递数据的场景很多。