数字ic

静态时序分析：ideal_clock、propagated_clock以及generated_clock的关系及其延迟计算规则（一）相关阅读静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482

孤独的单刀

基于FPGA的数字信号处理（9）--定点数据的两种溢出处理模式：饱和（Saturate）和绕回（Wrap）在逻辑设计中，为了保证运算结果的正确性，常常需要对结果的位宽进行扩展。比如2个3bits的无符号数相加，只有将结果设定为4bits，才能保证结果一定是正确的。不然，某些情况如7+7 = 14(1110)，如果结果只用3bits表示那么就成了110(6)了，这样运算的结果就是错的。同理，乘法操作需要扩展的位宽更大，是两个乘数的位宽之和，比如2个3bits的无符号数做乘法，结果需要设定为6bits。

孤独的单刀

基于FPGA的数字信号处理（4）--浮点数的定点化首先要说明的是，题目《浮点数的定点化》中所谓的浮点数并不是指 IEEE754 规定的单精度浮点数或者双精度浮点数等格式，而是指10进制小数。所以说白了，这篇文章要讲的就是如何将10进制小数采用定点数的形式表示。

孤独的单刀

【数字IC/FPGA】书籍推荐（1）----《轻松成为设计高手--Verilog HDL实用精解》在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少，发现了不少好书，也在一些废话书上浪费过时间。接下来会写一系列文章，把一部分读过的书做个测评，根据个人标准按十分制满分来打分分享给大家。

Verilog基础：在testbench中使用阻塞赋值和非阻塞赋值的区别相关阅读Verilog基础https://blog.csdn.net/weixin_45791458/category_12263729.html?spm=1001.2014.3001.5482

孤独的单刀

【数字IC/FPGA】书籍推荐（0）----《Verilog 传奇--从电路出发的HDL代码设计》在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少，发现了不少好书，也在一些废话书上浪费过时间。接下来会写一系列文章，把一部分读过的书做个测评，根据个人标准按十分制满分来打分并分享给大家。

静态时序分析：SDC约束命令set_disable_timing详解静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html

静态时序分析：SDC约束命令set_case_analysis详解相关阅读静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482

静态时序分析：SDC约束命令set_load详解相关阅读静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482

静态时序分析：SDC约束命令set_clock_transition详解相关阅读静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482

不动明王呀

$sformat在仿真中打印文本名的使用在仿真中，定义队列，使用任务进行函数传递，并传递文件名，传递队列，进行打印 $sformat(filename, “./data_log/%0d_%0d_%0d_0.txt”, f_num, lane_num,dt); 使用此函数可以自定义字符串，在仿真的时候进行文件命名和传递数据的场景很多。

数字IC基础：有符号数和无符号数加、减法的Verilog设计相关阅读数字IC基础https://blog.csdn.net/weixin_45791458/category_12365795.html?spm=1001.2014.3001.5482

数字IC前端学习笔记：时钟切换电路相关阅读数字IC前端https://blog.csdn.net/weixin_45791458/category_12173698.html?spm=1001.2014.3001.5482

数字IC前端学习笔记：异步复位，同步释放相关阅读数字IC前端https://blog.csdn.net/weixin_45791458/category_12173698.html?spm=1001.2014.3001.5482

行走的BUG永动机

verdi merge fsdb出现信号冲突的解决办法前段时间介绍了verdi用 Edit Virtual File的方式把几个fsdb文件merge起来的方法

Verilog基础：三段式状态机与输出寄存相关阅读Verilog基础https://blog.csdn.net/weixin_45791458/category_12263729.html

Tcl语言：SDC约束命令create_generated_clock详解（下）相关阅读Tcl语言https://blog.csdn.net/weixin_45791458/category_12488978.html?spm=1001.2014.3001.5482

DFT和ATE岗位前景薪资对比，手把手教你如何选择岗位？ATE测试和DFT可测性设计，虽然二者都对芯片测试至关重要，但是两个岗位的区别还是很大的。先讲产业环节

uvm中transaction的response和id的解读在公司写代码的时候发现前辈有一段这样的代码：如果前面有其他transaction，这段代码里的get_response不带id的话，就会错误地get到前面transaction的response，有点好奇原理，就去看了看源码。

数字IC前端学习笔记：数字乘法器的优化设计（Dadda Tree乘法器）相关阅读数字IC前端https://blog.csdn.net/weixin_45791458/category_12173698.html?spm=1001.2014.3001.5482