牛客网Verilog刷题——VL43

牛客网Verilog刷题------VL43

题目

  如图所示为两种状态机中的一种,请根据状态转移图写出代码,状态转移线上的0/0等表示的意思是过程中data/flag的值。

要求:

1、 必须使用对应类型的状态机

2、 使用三段式描述方法,输出判断要求要用到对现态的判断

注意rst为低电平复位

  输入输出描述:

信号 类型 输入/输出 位宽 描述
clk wire Intput 1 系统时钟信号
rst wire Intput 1 异步复位信号,低电平有效
data wire Intput 1 输入数据
flag reg Output 1 输出标志位

题目解析

  三段式状态机中,现态curr_state与次态next_state均为寄存器类型变量,现态curr_state(状态机第一段 )用时序逻辑,表示当前状态;次态next_state(状态机第二段 )用组合逻辑,表示下一个状态;状态机第三段用时序逻辑,输出一些使用状态机控制的数据等。

答案

c 复制代码
`timescale 1ns/1ns

module fsm1(
	input wire clk  ,
	input wire rst  ,
	input wire data ,
	output reg flag
);
//*************code***********//

reg		[3:0]	curr_state;
reg		[3:0]	next_state;

localparam S0 = 4'b0001;
localparam S1 = 4'b0010;
localparam S2 = 4'b0100;
localparam S3 = 4'b1000;

//第一段
always @(posedge clk or negedge rst)
	if(!rst)
		curr_state <= 4'b0001;
	else
		curr_state <= next_state;

//第二段	
always @(*)
	case(curr_state)
		S0:
			if(data==1'b0)
				next_state = S0;
			else
				next_state = S1;

		S1:
			if(data==1'b0)
				next_state = S1;
			else
				next_state = S2;
				
		S2:
			if(data==1'b0)
				next_state = S2;
			else
				next_state = S3;		
		
		S3:
			if(data==1'b0)
				next_state = S3;
			else
				next_state = S0;		
	endcase

//第三段
always @(posedge clk or negedge rst)
	if(!rst)
		flag <= 1'b0;
	else
		case(curr_state)
			S0:
				if(data==1'b0)
					flag <= 1'b0;
				else
					flag <= 1'b0;
	
			S1:
				if(data==1'b0)
					flag <= 1'b0;
				else
					flag <= 1'b0;
					
			S2:
				if(data==1'b0)
					flag <= 1'b0;
				else
					flag <= 1'b0;		
			
			S3:
				if(data==1'b0)
					flag <= 1'b0;
				else
					flag <= 1'b1;	
			
		endcase

//*************code***********//
endmodule
相关推荐
传感器与混合集成电路4 小时前
伺服数据采集控制模块系统集成实战手册:接口设计要点、上电顺序与开发环境配置全解析
fpga开发
xxLearn13 小时前
Vivado 2025.2 下载程序时提示:“ERROR : invalid command name ps7_init“
fpga开发
科恒盛远1 天前
【无标题】
fpga开发·硬件工程·信号处理
千寻xun2 天前
一、理论篇-NVME协议学习笔记
笔记·学习·fpga开发·nvme ssd·nvme协议
AndyHeee2 天前
【PCIe中的BAR、MMIO、MMU、mmap函数与页表】
fpga开发
nuoxin1142 天前
HR4988替代A4988-富利威
网络·人工智能·嵌入式硬件·fpga开发·dsp开发
一口一口吃成大V2 天前
vivado的bit 和 bin的区别
fpga开发
尤老师FPGA3 天前
HDMI数据的接收发送实验(十八)
fpga开发
北京青翼科技3 天前
青翼科技 JFM7K325T FPGA+FT-M6678 DSP 的全国产化信号处理平台丨FPGA开发板
fpga开发·数据采集卡·fmc子卡·fpga开发板·ad采集卡·图像处理卡·dsp信号处理
zlinear数据采集卡4 天前
从0到1硬核拆解:工业级数据采集卡的隔离设计与Modbus通信实战
arm开发·单片机·嵌入式硬件·fpga开发·开源