Xilinx A7开发板LVDS IO无输出问题解决方法

使用A7-35T FGG484的FPGA开发板bank16上的IO作为差分LVDS的输入输出,搭建输入输出测试工程发现LVDS可以输入、无法输出。查阅UG471,找到如下信息:

手册中已经针对A7的LVDS做了明确的应用说明:

(1)HP bank上的lvds io,使用LVDS电平标准,作为输出使用时,bank电压必须为1.8V;作为输入使用时,必须使用内部差分端接,可通过打开原语中的属性DIFF_TERM = TRUE。

(2)HR bank上的lvds io,使用LVDS_25电平标准,作为输出使用时,bank电压必须为2.5V; 作为输入使用时,必须使用内部差分端接,可通过打开原语中的属性DIFF_TERM = TRUE。

查阅DS180,确认A7-35T FGG484的bank属性:

可以看到该型号的FPGA只有HR bank。

定位到开发板的bank16作为HR BANK,供电使用的是3.3V供电,不满足LVDS输出的要求;直接将当前5V转3.3V的LDO吹下,外接稳压源调至2.5V进行测试,发现LVDS输出正常。后续将对应的LDO型号进行pin2pin更换,可以正常输出LVDS差分信号。

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