专栏前言
本专栏的内容主要是记录本人学习Verilog过程中的一些知识点,刷题网站用的是牛客网
分析
generate...for语句是Verilog HDL语言特有的语句,使用循环结构编写可综合的多个形式相近的代码,循环变量必须由特定关键字genvar声明。
`timescale 1ns/1ns
module gen_for_module(
input [7:0] data_in,
output [7:0] data_out
);
genvar i ;
parameter N = 8 ;
generate
for (i = 0 ; i < N ; i = i + 1)
begin : data_reverse // 生成块名字(必需)
assign data_out[i] = data_in[N - i - 1] ;
end
endgenerate
endmodule