keyscan_tb

`timescale 1ns/1ps

module Rom_tb;

reg clk;

reg rst_n;

reg 4:0 num;

reg 3:0 row;

wire 3:0 col;

wire 7:0 q;

initial begin

clk <= 1'b1;

rst_n <= 1'b0;

#20 rst_n <= 1'b1;

#100 num <= 5'h1;

#500 num <= 5'h1F;

#10000 num <= 5'h2;

#500 num <= 5'h1F;

#10000 num <= 5'h3;

#500 num <= 5'h1F;

#10000 num <= 5'h4;

#500 num <= 5'h1F;

end

always #5 clk = !clk;

Rom RomInst(

.clk (clk),

.rst_n (rst_n),

.row (row),

.col (col),

.q (q)

);

always @ (*)

begin

case (num)

5'h0: row <= {1'b1, 1'b1, 1'b1, col0};

5'h1: row <= {1'b1, 1'b1, 1'b1, col1};

5'h2: row <= {1'b1, 1'b1, 1'b1, col2};

5'h3: row <= {1'b1, 1'b1, 1'b1, col3};

5'h4: row <= {1'b1, 1'b1, col0, 1'b1};

5'h5: row <= {1'b1, 1'b1, col1, 1'b1};

5'h6: row <= {1'b1, 1'b1, col2, 1'b1};

5'h7: row <= {1'b1, 1'b1, col3, 1'b1};

5'h8: row <= {1'b1, col0, 1'b1, 1'b1};

5'h9: row <= {1'b1, col1, 1'b1, 1'b1};

5'hA: row <= {1'b1, col2, 1'b1, 1'b1};

5'hB: row <= {1'b1, col3, 1'b1, 1'b1};

5'hC: row <= {col0, 1'b1, 1'b1, 1'b1};

5'hD: row <= {col1, 1'b1, 1'b1, 1'b1};

5'hE: row <= {col2, 1'b1, 1'b1, 1'b1};

5'hF: row <= {col2, 1'b1, 1'b1, 1'b1};

default: row <= {1'b1, 1'b1, 1'b1, 1'b1};

endcase

end

defparam RomInst.KeyScanInst.T10ms = 5;

endmodule

相关推荐
博览鸿蒙2 天前
FPGA开发使用的语言
fpga开发·fpga
明德扬2 天前
机器人多摄像头如何做FPGA多路视频聚合?
学习·fpga开发·fpga
JoYER_cc3 天前
FPGA 调试实录:LED 闪烁程序从踩坑到仿真验证的完整经验总结
fpga开发
ktd0073 天前
复旦微开发环境搭建流程备忘录
fpga开发
ERROR:993 天前
陈工,试试Agent开发FPGA
fpga开发
威嵌神州3 天前
复旦微 FMQL100TAI 开发 8 问:仿真器、系统、接口高频问题解答
人工智能·嵌入式硬件·fpga开发
北京青翼科技3 天前
青翼基于PCIe的VU13P FPGA信号处理板
fpga开发·fpga开发板·图像处理卡·pcie板卡
szxinmai主板定制专家3 天前
NXP LS1046A 硬件方案: LS1046A+FPGA 异构加速架构实践
大数据·图像处理·人工智能·嵌入式硬件·fpga开发
Riwuarua4 天前
从近似0基础开始FPGA开发 -- part.14 JESD204协议、IP核与嵌入式初始化
fpga开发·jesd
第二层皮-合肥4 天前
Vivado 自动生成的 AXI‑Lite 从机 IP 的操作步骤
fpga开发