FPGA之移位寄存器

SLICEM中的LUT可以配置为32位移位寄存器,而无需使用slice中可用的触发器。以这种方式使用,每个LUT 可以将串 行数据延迟 1 到 32 个时钟周期。移入D (DI1 LUT 引脚)和移出 Q31(MC31 LUT 引脚)线路将LUT级联,以形成更大的移位寄存器。因此,SLICEM 中的四个 LUT 被级联以产生高达 128 个时钟周期的延迟。32 位移位寄存器调用原语:

SRLC32E #(.INIT(32h00000000))//移位寄存器的初始值

SRLC32E_inst (

.Q (Q), // SRL数据输出

.Q31(Q31), // SRL级联输出引脚。

.A(A), // 5位移位深度选择输入

.CE(CE), //时钟使能输入。

.CLK(CLK), //时钟输入。

.D (D)// SRL数据输入)。

下图为其时序特性

下图为级联的128移位寄存器

相关推荐
fei_sun12 小时前
【Verilog】第一章作业
fpga开发·verilog
深圳市雷龙发展有限公司longsto12 小时前
基于FPGA(现场可编程门阵列)的SD NAND图片显示系统是一个复杂的项目,它涉及硬件设计、FPGA编程、SD卡接口、NAND闪存控制以及图像显示等多个方面
fpga开发
9527华安17 小时前
FPGA实现PCIE3.0视频采集转10G万兆UDP网络输出,基于XDMA+GTH架构,提供工程源码和技术支持
网络·fpga开发·udp·音视频·xdma·pcie3.0·万兆网
able陈17 小时前
为什么verilog中递归函数需要定义为automatic?
fpga开发
fei_sun18 小时前
【Verilog】第二章作业
fpga开发·verilog
碎碎思18 小时前
如何使用 Vivado 从源码构建 Infinite-ISP FPGA 项目
fpga开发·接口隔离原则
江山如画,佳人北望21 小时前
fpga-状态机的设计及应用
fpga开发
晓晓暮雨潇潇1 天前
Xilinx IP核(3)XADC IP核
fpga开发·vivado·xadc·ip核
CWNULT1 天前
AMD(Xilinx) FPGA配置Flash大小选择
fpga开发
碎碎思1 天前
很能体现FPGA硬件思维的一道面试题
fpga开发