gowin GW1N4 OSC IP 使用

创建工程

  1. File 选项下,选择新建工程New..

2.Name 是指工程名;Creat in 指工程路径;

3.选择对应的 器件,本测试示例使用的是 GW1N4BLV_LQFP144C6I5;

4.选择好器件型号,单击Finish;

5.给工程增加VerilogFile 即 .v 文件

添加OSCIP

  1. 单击 IP Core Generator,找到OSC IP, OSC频率默认是250Mhz,可能存在偏差;

2.分频设置为50 即 250Mhz/50 =5Mhz;

  1. OSC IP 生成后 会自动添加一个 gowin_osc.v 文件

定义信号线,输出 OSC 时钟

  1. 单击 Floor Planner ,分配信息线到对应的引脚;

定义了一个名为 Gowin_OSC 的模块,它有一个输出端口 oscout,用于输出振荡器的信号。然后,通过实例化一个名为 osc_instOSC 模块,并设置了 FREQ_DIVDEVICE 的参数,将 osc_instOSCOUT 输出端口连接到 oscout

接下来,代码定义了一个 wire 类型的信号 clkin,用于接收振荡器模块输出的信号。

然后,通过实例化一个名为 my_oscGowin_OSC 模块,将 oscout 端口连接到 clkin,这样 clkin 就可以接收到振荡器模块的输出信号。

最后,使用 assign 语句将 clkin 赋值给 test_clk,这样 test_clk 就可以使用 clkin 的信号。

使用 OSC 时钟信号

1.clkin 信号可以输出到 test_clk ,也可以被 时序逻辑模块使用;如:使用了 always @(posedge clkin) 来表示在 clkin 的上升沿触发。也就是说,每当 clkin 信号上升沿到来时,led 的值将取反。

相关推荐
悲喜自渡7219 小时前
硬件加速(FPGA)
fpga开发
雨霁初曦10 小时前
串行数据检测器,检测到011,Y输出1,否则为0.
fpga开发·数字电路与逻辑设计·logisim
Major_pro11 小时前
MIG_IP核的时钟系统
fpga开发
小眼睛FPGA21 小时前
【RK3568+PG2L50H开发板实验例程】FPGA部分 | DDR3 读写实验例程
科技·嵌入式硬件·ai·fpga开发·fpga
9527华安21 小时前
FPGA实现SDI转LVDS视频发送,基于GTP+OSERDES2原语架构,提供工程源码和技术支持
fpga开发·音视频·lvds·gtp·sdi·oserdes2
三贝勒文子1 天前
Synopsys 逻辑综合之 MultiBit Flip-Flop 与 ICG
fpga开发·eda·synopsys
骁的小小站1 天前
HDLBits刷题笔记和一些拓展知识(十一)
开发语言·经验分享·笔记·其他·fpga开发
千宇宙航1 天前
闲庭信步使用图像验证平台加速FPGA的开发:第九课——图像插值的FPGA实现
图像处理·计算机视觉·缓存·fpga开发
尤老师FPGA1 天前
LVDS系列20:Xilinx 7系ISERDESE2原语(一)
fpga开发
XINVRY-FPGA2 天前
XCZU47DR-2FFVG1517I Xilinx FPGA AMD ZynqUltraScale+ RFSoC
人工智能·嵌入式硬件·fpga开发·信息与通信·信号处理·射频工程·fpga