FPGA Vivado环境下实现D触发器

题目要求:使用Verilog HDL语言设计一个D触发器。请提交程序源代码和Word格式的作业文档,作业文档中应给出程序源代码及RTL分析原理图。

D触发器的工作原理:

初始状态下,触发器处于复位状态,输出为复位信号的稳定状态(通常为0)。使能信号 EN 和输入数据 D 的值不会影响触发器的状态。

当使能信号 EN 为高电平时,D触发器处于使能状态,可以根据时钟信号 CLK 的变化来接收和存储输入数据。

当使能信号 EN 为低电平时,D触发器处于禁止状态,不论时钟信号 CLK 如何变化,都不会对输入数据进行接收或存储。

当时钟 CLK 发生上升沿或下降沿时(取决于D触发器的类型),且使能信号 EN 为高电平时,D触发器根据输入数据 D 来更新其状态。

如果是上升沿触发的D触发器,在时钟上升沿时,输入数据 D 的值将被传递到触发器的输出端 Q 中,即 Q = D。

如果是下降沿触发的D触发器,在时钟下降沿时,输入数据 D 的值将被传递到触发器的输出端 Q 中,即 Q = D。

当复位信号 RESET 为高电平时,无论时钟 CLK 和使能信号 EN 的状态如何,触发器均处于复位状态,输出为复位信号的稳定状态。

1.新建一个工程:

2.选芯片的时候任选,不需要管具体的芯片型号,因为原理是一样的

3.双击打开DFF文件

4.可以在工作区写代码了(代码如下)

module DFF(
    input RSTn,
    input CLK,
    input En,
    input D,
    output Q
    );
    wire d,en;
    reg q;
    assign d=D;
    assign Q=q;
    assign en=En;
    always @(posedge CLK or negedge RSTn)begin
        if(!RSTn) begin
        q <= 1;
        end else
            if(en) begin
                q <= d;
            end else
                q <= q;
         end
endmodule

3.点击 RTL ANALYSIS→Open Elaborated Design→Schematic 项,可以查看 RTL 描述后的结构,如下所示:

最后,如有帮助,动动小手点个赞呗

相关推荐
乌恩大侠2 小时前
O-RAN Fronthual CU/Sync/Mgmt 平面和协议栈
5g·平面·fpga开发·架构
DS小龙哥15 小时前
基于Zynq FPGA的雷龙SD NAND存储芯片性能测试
fpga开发·sd nand·雷龙·spi nand·spi nand flash·工业级tf卡·嵌入式tf卡
上理考研周导师1 天前
第二章 虚拟仪器及其构成原理
fpga开发
FPGA技术实战1 天前
《探索Zynq MPSoC》学习笔记(二)
fpga开发·mpsoc
bigbig猩猩2 天前
FPGA(现场可编程门阵列)的时序分析
fpga开发
Terasic友晶科技2 天前
第2篇 使用Intel FPGA Monitor Program创建基于ARM处理器的汇编或C语言工程<二>
fpga开发·汇编语言和c语言
码农阿豪2 天前
基于Zynq FPGA对雷龙SD NAND的测试
fpga开发·sd nand·spi nand·spi nand flash·工业级tf卡·嵌入式tf卡
江山如画,佳人北望2 天前
EDA技术简介
fpga开发
淘晶驰AK2 天前
电子设计竞赛准备经历分享
嵌入式硬件·fpga开发