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[Verilog 标准：](#Verilog 标准：)
参考《Verilog 编程艺术》魏家明著
Verilog 标准：
Verilog一共发行了三个标准：Verilog-1995、Verilog-2001和Verilog-2005.
抽象级别：
Verilog可以在三种抽象级上进行描述：行为级模型，RTL级模型和门级模型。
行为级模型：
1/比较高级的模型，主要用于testbench
2/着重于系统行为和算法描述，不在于系统的电路实现。
3/不可综合出门级模型
4/功能描述主要采用高级语言结构，如module，always，initial，fork/join，task，function，for，repeat，while，wait，event，if，case，@等。
RTL级模型：
1/比较低级的模型，主要用于ASIC和FPGA
2/着重于描述功能块内部或功能块之间的数据流或控制信号，重点在于电路实现，在于如何在timing，area和power中做出平衡。
3/可以综合出门级模型。
4/功能描述主要采用可以综合的语句结构，如module，always，for，case，if，assign，@，continuous assignment，blocking/nonblocking assignment等
门级模型：
1/更加低级的模型，主要用于后端物理实现。
2/它是实际电路的逻辑实现
3/通常是用综合工具从RTL级模型综合出来的
4/它的功能描述主要采用逻辑门（gate和switch），用户定义原语（UDP），模块和线网连接。
5/它还用于开发小规模元件，如ASIC和FPGA单元。