**Q：**在上篇的异步复位D触发器中添加一个使能信号来实现带使能功能的异步复位D触发器。
**A：**只要复位信号为高电平（RST=1)且CLK为时钟上升沿， 如果使能信号也为高电平（EN=1），输入数据才会被存储。
带使能功能的异步复位D触发器Verilog代码：
使用DE2-115开发板的SW0作为数据输入D，KEY0作为时钟输入CLK，KEY1作为异步复位信号，SW1作为使能信号，LEDR0显示触发器的输出值Q。ModelSim仿真结果：
相关推荐
坏孩子的诺亚方舟2 小时前
FPGA系统架构设计实践15_高云Arora V系列时钟体系FPGA小徐7 小时前
入门 CNN 结构全解析｜从流程图理论到 FPGA Verilog 硬件实现（含习题带讲解）FPGA小徐8 小时前
FPGA 数字信号处理：并行 FIR 与串行滤波器设计原理、对比与完整 Verilog 实现Saniffer_SH1 天前
【高清视频】Gen6 服务器还没到，Gen6 SSD 怎么测？Emily 现场演示三种测试环境zlinear数据采集卡1 天前
双核架构深度解析：ARM+FPGA如何让数据采集卡实现500Ksps高性能？9527华安1 天前
FPGA实现GTH Transceivers Wizard传输2路视频，基于aurora 8b10b编解码架构，提供4套工程源码和技术支持FPGA小徐2 天前
FPGA 数字信号处理（二）：并行 FIR 滤波器的 Verilog 全流程设计与实现国科安芯2 天前
基于AS32S601ZIT2型抗辐照MCU的商业航天卫星姿态确定与控制系统研究ALINX技术博客2 天前
【黑金云课堂】FPGA技术教程FPGA基础：I2C 总线通信技术Hello-FPGA2 天前
Xilinx KU040 FPGA Camera Link 图像采集