DDR3的使用(非AXI4总线)

参考小梅哥视频:https://www.bilibili.com/video/BV1va411c7Dz/?p=48\&spm_id_from=pageDriver\&vd_source=aedd69dc9740e91cdd85c0dfaf25304b

一、DDR3的MIG配置

找到MIG的IP核

AXI4 interface不用勾选

不需要兼容以下的FPGA就不用勾选

选择DDR3

1.1 三种频率:

接口时钟频率------在DDR3的接口部分,例如 400MHZ 双沿传输

等效时钟频率------换算成单沿,即800MHZ

芯片内核工作时钟------内存芯片的内部工作时钟

1.2 PHY to Controller Clock Ratio(4:1)

接口时钟频率为 400MHz,那么读写的数据到用户逻辑侧或者DDR芯片内部,工作时钟就是 100MHz

1.3 Memory Type

片上内存颗粒,不是内存条,就选component。

相关推荐
fei_sun10 小时前
【Verilog】第一章作业
fpga开发·verilog
深圳市雷龙发展有限公司longsto10 小时前
基于FPGA(现场可编程门阵列)的SD NAND图片显示系统是一个复杂的项目,它涉及硬件设计、FPGA编程、SD卡接口、NAND闪存控制以及图像显示等多个方面
fpga开发
9527华安15 小时前
FPGA实现PCIE3.0视频采集转10G万兆UDP网络输出,基于XDMA+GTH架构,提供工程源码和技术支持
网络·fpga开发·udp·音视频·xdma·pcie3.0·万兆网
able陈15 小时前
为什么verilog中递归函数需要定义为automatic?
fpga开发
fei_sun16 小时前
【Verilog】第二章作业
fpga开发·verilog
碎碎思16 小时前
如何使用 Vivado 从源码构建 Infinite-ISP FPGA 项目
fpga开发·接口隔离原则
江山如画,佳人北望19 小时前
fpga-状态机的设计及应用
fpga开发
晓晓暮雨潇潇20 小时前
Xilinx IP核(3)XADC IP核
fpga开发·vivado·xadc·ip核
CWNULT20 小时前
AMD(Xilinx) FPGA配置Flash大小选择
fpga开发
碎碎思1 天前
很能体现FPGA硬件思维的一道面试题
fpga开发