Verilog复习（一）| 模块的定义

brilliantgby2024-05-10 1:34

模块（module）是Verilog的基本描述单位，用于描述某个设计的功能或结构，及其与其他模块通信（连接）的外部端口。

Verilog程序由关键词module和endmodule进行定义。

定义模块的步骤：

定义端口：

端口的类型：input、output

Scalar (single bit) - 不需要给出信号的位数

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input  cin;

Vector (multiple bits) - 需要定义具体的位数，范围从左往右

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output 	[7:0] OUT;

结构描述

一般使用内部元件、自定义的下层模块对电路进行描述。

数据流描述

一般使用连续赋值assign语句描述。

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 assign [delay] LHS_net = RHS_ expression

行为描述

一般使用Initial或Always语句描述。

只有寄存器类型数据能够在这两种语句中被赋值。寄存器类型数据在被赋新值前保持原有值不变。所有的初始化语句和always语句在0时刻并发执行。

来自always语句和initial语句（只有寄存器类型数据可以在这两种语句中赋值）的值能够驱动门或开关。

而来自于门或连续赋值语句（只能驱动线网）的值能够反过来用于触发always语句和initial语句。