FPGA verilog LVDS通信协议笔记

一幅图胜过千言万语

直接开始挫代码,先写top.v。

cpp 复制代码
module top();

reg clk; // 生成时钟的寄存器
reg rst; // 生成复位信号的寄存器

initial clk = 1; // 初始值取1
always #1 clk = ~clk; //1ns取反一次

initial begin // 复位信号,先0,过段时间赋1
rst = 0;
# 20;
rst = 1;
$stop;
end   
endmodule

再加其他三个子项的接口:

|----------|-----------------|-----------|
| | 输入 | 输出 |
| bit_sent | 时钟,复位 | 比特流 |
| bit_rsv | 时钟,复位,比特流 | 字节,字节输出信号 |
| byte_rsv | 时钟,复位,字节,字节输出信号 | 内容,校验结果 |

cpp 复制代码
//top.v
module top();

reg clk;
reg rst;

initial clk = 1;
always #1 clk = ~clk;

initial begin
rst = 0;
# 20;
rst = 1;
$stop;
end   

// wire表示线,其他文件的输出用线接,自己的内容用寄存器输出或者保存
wire bits; 

bit_sent bit_sent(
    .clk (clk),
    .reset (rst),
    .bits(bits)  //这里不能有逗号
    );  //这里不能忘记冒号
    
    
wire [7:0] data_out; // [7:0] 表示高位7到底为0,共8比特
wire en_data_out;

bit_rsv bit_rsv
(
    .clk (clk),
    .reset (rst),
    .uart_tx (bits), // .uart_tx是bit_rsv文件形参名称
//括号内的bits是bit_sent的输出bits接到uart_tx上
    .data_out (data_out),
    .en_data_out (en_data_out)
);


wire [15:0] contant;
wire crc_match; 

byte_rsv byte_rsv
(
    .clk (clk),
    .reset (rst),
    .byte_in(data_out),
	.en_byte(en_data_out),
	.contant(contant),
	.crc_match (crc_match)
    );
   
endmodule

采用的校验法:

相关推荐
DKPT2 小时前
Java桥接模式实现方式与测试方法
java·笔记·学习·设计模式·桥接模式
巴伦是只猫3 小时前
【机器学习笔记Ⅰ】13 正则化代价函数
人工智能·笔记·机器学习
FPGA之旅8 小时前
FPGA从零到一实现FOC(一)之PWM模块设计
fpga开发·dubbo
XMAIPC_Robot9 小时前
基于ARM+FPGA的光栅尺精密位移加速度测试解决方案
arm开发·人工智能·fpga开发·自动化·边缘计算
X_StarX9 小时前
【Unity笔记02】订阅事件-自动开门
笔记·学习·unity·游戏引擎·游戏开发·大学生
MingYue_SSS9 小时前
开关电源抄板学习
经验分享·笔记·嵌入式硬件·学习
cycf9 小时前
状态机的设计
fpga开发
巴伦是只猫10 小时前
【机器学习笔记 Ⅱ】1 神经网络
笔记·神经网络·机器学习
weixin_4373982110 小时前
转Go学习笔记(2)进阶
服务器·笔记·后端·学习·架构·golang
teeeeeeemo11 小时前
回调函数 vs Promise vs async/await区别
开发语言·前端·javascript·笔记