DONT_TOUCH

DONT_TOUCH

DONT_TOUCH指示工具不优化用户层次结构、实例化组件或

信号,以便优化不会跨模块边界发生,或者消除

对象虽然这可以帮助进行布图规划、分析和调试,但它可以抑制

优化,导致更大、更慢的设计。

重要提示:Xilinx建议在RTL源文件中设置此属性。需要的信号

keep经常在读取XDC文件之前进行优化。因此,在RTL中设置此属性可确保

使用该属性。

DONT_TOUCH属性的工作方式与KEEP或KEEP_HIERARCHY相同;然而

与KEEP和KEEP_HIERARCHY不同,DONT_TOUCH被前向注释为位置和路线

以防止实现过程中的逻辑优化。DONT_TOUCH对的影响

各种对象如下:

•基本实例:不要删除该实例。但是,该工具可以连接或

断开实例的引脚。

•分层实例:不要删除实例或添加或删除的任何引脚

例子该工具可以连接或断开引脚,并优化内部的逻辑

hiearchical模块。但是,优化不能将逻辑移入或移出

分层模块。这是对实例的层次边界的约束。

提示:使用DONT_TOUCH应用程序注册层次实例的所有输出。

•分层网络:不要移除网络,也不要连接或断开网络上的任何引脚。

提示:在分层网络上,DONT_TOUCH将只保留它所连接的分层段,

因此,您需要将其附加到要保留的所有线段上。

在模块或实体的各个端口中不支持DONT_TOUCH。如果需要

保留将DONT_TOUCH放在模块本身上的特定端口,或者使用以下Vivado

合成设置:

flatten_hierarchy="无"

使用DONT_TOUCH、KEEP或KEEP_HIERARCHY时要小心。在其他情况下

属性与DONT_TOUCH冲突时,DONT_TOUCH属性优先。

适用对象

•此属性可以放置在任何信号、层次模块或基元实例上。

°单元格(get_Cells)

°网络(get_Nets)

价值观

•FALSE:允许跨层次结构进行优化。这是默认设置。

•TRUE:通过不允许跨层次结构进行优化来保留层次结构

边界保留实例化的组件或网络以防止其

优化出了设计。
Syntax
Verilog Syntax
Place the Verilog attribute immediately before the user hierarchy instantiation:
(* DONT_TOUCH = "{TRUE|FALSE}" *)
Verilog Syntax Example
// Preserve the hierarchy of instance CLK1_rst_sync
(* DONT_TOUCH = "TRUE" *) reset_sync #(
.STAGES(5)
) CLK1_rst_sync (
.RST_IN(RST | ~LOCKED),
.CLK(clk1_100mhz),
.RST_OUT(rst_clk1)
);
Wire Example
(* dont_touch = "true" *) wire sig1;
assign sig1 = in1 & in2;
assign out1 = sig1 & in2;
Module Example
(* DONT_TOUCH = "true|yes" *)
module example_dt_ver
(clk,
In1,
In2,
out1);
Instance Example
(* DONT_TOUCH = "true|yes" *) example_dt_ver U0
(.clk(clk),
.in1(a),
.in2(b),
out1(c));
VHDL Syntax
Declare the VHDL attribute as follows:
attribute DONT_TOUCH : string;
Specify the VHDL attribute as follows:
attribute DONT_TOUCH of name: label is "{TRUE|FALSE}";
Where
• name is the instance name of a user defined instance.
VHDL Syntax Example
attribute DONT_TOUCH : string;
-- Preserve the hierarchy of instance CLK1_rst_sync
attribute DONT_TOUCH of CLK1_rst_sync: label is "TRUE";
...
CLK1_rst_sync : reset_sync
PORT MAP (
RST_IN => RST_LOCKED,
CLK => clk1_100mhz,
RST_OUT => rst_clk1
);
XDC Syntax
set_property DONT_TOUCH {TRUE|FALSE} [get_cells < instance_name >]
set_property DONT_TOUCH {TRUE|FALSE} [get_nets < net_name >]
Where:
• instance_name is a leaf cell or hierarchical cell.
• net_name is the name of a hierarchical net.
XDC Syntax Example

Preserve the hierarchy of instance CLK1_rst_sync

set_property DONT_TOUCH TRUE [get_cells CLK1_rst_sync]

Preserve all segments of the hierarchical net named by the Tcl variables

set_property DONT_TOUCH [get_nets -segments $hier_net]

相关推荐
千宇宙航3 小时前
闲庭信步使用SV搭建图像测试平台:第三十二课——系列结篇语
fpga开发
千宇宙航8 小时前
闲庭信步使用SV搭建图像测试平台:第三十一课——基于神经网络的手写数字识别
图像处理·人工智能·深度学习·神经网络·计算机视觉·fpga开发
小眼睛FPGA20 小时前
【RK3568+PG2L50H开发板实验例程】FPGA部分/紫光同创 IP core 的使用及添加
科技·嵌入式硬件·ai·fpga开发·gpu算力
forgeda1 天前
如何将FPGA设计验证效率提升1000倍以上(2)
fpga开发·前沿技术·在线调试·硬件断点·时钟断点·事件断点
9527华安2 天前
FPGA实现40G网卡NIC,基于PCIE4C+40G/50G Ethernet subsystem架构,提供工程源码和技术支持
fpga开发·架构·网卡·ethernet·nic·40g·pcie4c
search72 天前
写Verilog 的环境:逻辑综合、逻辑仿真
fpga开发
search72 天前
Verilog 语法介绍 1-1结构
fpga开发
小眼睛FPGA2 天前
【RK3568+PG2L50H开发板实验例程】Linux部分/FPGA dma_memcpy_demo 读写案例
linux·运维·科技·ai·fpga开发·gpu算力
幸运学者2 天前
xilinx axi datamover IP使用demo
fpga开发
搬砖的小码农_Sky2 天前
XILINX Zynq-7000系列FPGA的架构
fpga开发·架构